基于電力網(wǎng)通信芯片的量產(chǎn)測試研究

DCAP在ADC測試中對(duì)芯片數(shù)字輸出進(jìn)行采樣時(shí)需要一測試向量文件來控制其采樣時(shí)間，主要為了等待HLFG模塊穩(wěn)定工作，以免DUT的輸入不正確導(dǎo)致ADC測試故障。
1．4 D／A測試方法
測試開發(fā)時(shí)用程序編寫生成一數(shù)字序列作為DAC測試時(shí)的輸入向量。按照測試方案該數(shù)字序列為2．5MHz采樣132kHz信號(hào)，8比特量化。 ATE按照此向量文件產(chǎn)生8位數(shù)字信號(hào)作為待測DAC的輸入，DUT的模擬輸出被ATE的模擬波形采樣模塊(HLFD)采樣。測試程序?qū)LFD采樣結(jié)果進(jìn)行FFT運(yùn)算得到SNR參數(shù)，并由SNR的值判斷DUT是否通過DAC測試。其D／A功能測試原理如圖5所示。

2 程序調(diào)試及使用中的問題及解決方法
2．1 ADC測試中的時(shí)鐘問題
在現(xiàn)場調(diào)試ADC測試程序時(shí)，程序運(yùn)行完畢發(fā)現(xiàn)SNR為負(fù)值，用ATE的System view發(fā)現(xiàn)DCAP已經(jīng)采樣得到數(shù)據(jù)，且其頻譜為一單頻點(diǎn)(正弦信號(hào))。
原因分析：從DCAP中數(shù)據(jù)的頻譜來看，ADC輸入信號(hào)為正弦，且采樣得出了正弦序列。同時(shí)由于測試程序中是按132 kHz處的為信號(hào)來計(jì)算SNR的，所以可能的結(jié)果是計(jì)算程序的問題，或者HLFG模塊產(chǎn)生的正弦信號(hào)不為132kHz。
使用示波器再次調(diào)試后發(fā)現(xiàn)，HLFG模塊的實(shí)際輸出頻率為205 kHz，而時(shí)鐘模塊的輸出時(shí)鐘為3．9MHz，并不是預(yù)期的2．5MHz。在重新確認(rèn)時(shí)鐘模塊連接、程序配置后，時(shí)鐘恢復(fù)正常，ADC測試程序通過調(diào)試。
2．2 DAC測試的采樣問題
DAC程序調(diào)試初期，ATE數(shù)字序列產(chǎn)生正確，DAC輸出132 kHz模擬信號(hào)，但HLFD模塊一直未能成功采樣，采樣結(jié)果全部為0。
通過查看手冊和與ADVANTEST的工程師溝通，發(fā)現(xiàn)有兩個(gè)問題：
(1)ATE測試程序一般是順序執(zhí)行，程序中是Pattern產(chǎn)生在前、HLFD采樣在后，所以當(dāng)HLFD開始采樣時(shí)，數(shù)字序列已經(jīng)不再產(chǎn)生，DAC也不會(huì)有輸出；
(2)HLFD模塊需要的采樣時(shí)間較長，因?yàn)镠LFD模塊的數(shù)據(jù)并不是直接采樣得到，而是反復(fù)采樣后，計(jì)算恢復(fù)得到。
針對(duì)這兩個(gè)問題，對(duì)測試程序做出修改：程序中強(qiáng)制讓HLFD模塊與Pattern發(fā)送并行進(jìn)行，并將Pattern文件重復(fù)發(fā)送4次，以確保HLFD模塊能完成采樣。
修改后，HLFD模塊正確采樣，DAC測試程序通過調(diào)試。
2．3 四同測程序調(diào)試中的時(shí)鐘模塊問題
在四同測時(shí)，當(dāng)芯片1測試失敗，則其余芯片2、3、4的ADC、DAC測試均無法通過。
原因分析：如果芯片1測試失敗進(jìn)行錯(cuò)誤處理時(shí)，ATE會(huì)給機(jī)械手(Handler)信息將芯片1分類至故障芯片，并在后續(xù)的測試項(xiàng)目中不對(duì)芯片1給出電源或信號(hào)。對(duì)于ATE而言，時(shí)鐘模塊的控制信號(hào)線與芯片的數(shù)字是無區(qū)別的，所以在芯片1測試失敗后，ATE斷開對(duì)時(shí)鐘模塊的控制信號(hào)，則時(shí)鐘模塊工作異常并導(dǎo)致ADC、DAC測試故障。
此問題有兩種解決方法：一是在程序中先測芯片2、3、4，再測芯片1。這樣的問題是會(huì)把四同測的測試時(shí)間增加一倍，實(shí)際上成為了二同測。方法二是ATE上引出四組時(shí)鐘模擬控制信號(hào)，與進(jìn)行或，這樣只要有芯片還在進(jìn)行測試，該組控制信號(hào)就可實(shí)現(xiàn)對(duì)時(shí)鐘模塊的正確配置，且無需增加測試時(shí)間，只需在時(shí)鐘模塊上加一部分或門電路即可。
2．4 生產(chǎn)測試過程中DAC的采樣問題
程序調(diào)試完成后正式投入使用，一直工作穩(wěn)定，在測試到第三批芯片時(shí)，DAC測試項(xiàng)目出現(xiàn)大范圍的測試不通過。現(xiàn)象是大部分芯片的SNR都略低于通過門限，現(xiàn)象穩(wěn)定。
原因分析：考慮到前兩批芯片(約20 000片)一直測試正常，且此次測試未通過的芯片都是處于臨界不通過的狀態(tài)，所以初步猜想可能是在HLFD采樣時(shí)DUT尚未完全穩(wěn)定工作。通過分析DAC測試程序，在pattern發(fā)生開始后HLFD立即開始采樣，可能此批芯片的穩(wěn)定時(shí)間與前兩批有異，所以導(dǎo)致DAC測試失敗。在HLFD模塊采樣前加入10 ms延時(shí)保證DUT穩(wěn)定工作，重新測試，故障問題解決。

3 測試成本壓縮
成本的因素從頭至尾影響著測試的開發(fā)。在制定測試方案時(shí)就考慮到測試成本的降低，當(dāng)CP測試良率很高，以至于CP測試費(fèi)用大于失效芯片的封裝費(fèi)用時(shí)，即可考慮取消CP測試，但在量產(chǎn)初期CP測試還起到給予晶圓廠信息反饋的目的。從芯片應(yīng)用的反饋發(fā)現(xiàn)USER_ADC和USER _DAC幾乎從未被使用，所以經(jīng)過與系統(tǒng)集成商的溝通，在FT測試中取消了對(duì)USER_ADC和USER_DAC的測試，以降低測試成本。
進(jìn)一步降低測試成本的方法還有對(duì)SCAN的測試故障結(jié)果進(jìn)行分類，如果pattern的某些部分從未出錯(cuò)，在不影響測試結(jié)果的條件下，可考慮將部分pattern取消。

4 結(jié)論
隨著集成電路的發(fā)展，芯片特征尺寸的降低與復(fù)雜度的提高對(duì)測試方法學(xué)產(chǎn)生了巨大影響，同時(shí)高速、數(shù)模混合的趨勢對(duì)高性能ATE的需求帶來了成本壓力。本文首先討論了數(shù)模混合芯片的常用測試方法，然后實(shí)現(xiàn)了基于愛德萬T6575的測試開發(fā)及調(diào)試，并最終保證了該電力網(wǎng)通信芯片的順利量產(chǎn)。本測試程序已在南通富士通封測廠實(shí)際測試出廠芯片逾百萬片，保證了芯片品質(zhì)，達(dá)到了預(yù)期設(shè)計(jì)要求。