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          基于Verilog HDL濾波器的設(shè)計
          
						
          
				作者：
				時間：2011-08-19
				來源：網(wǎng)絡(luò)
				
				
				
				
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          　　下面對雙正交小波濾波器用VerilogHDL進行頂層設(shè)計：
          　　對于雙正交小波濾波器的部件Ge，Go，He，Ho設(shè)計，采用行為描述方式進行設(shè)計。VerilogHDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。在Veril—ogHDL語言中行為描述分為算法和RTL兩種。算法級：用語言提供的高級結(jié)構(gòu)能夠?qū)崿F(xiàn)算法的運行模型。RTL級：描述數(shù)據(jù)在寄存器之間的流動和如何處理，控制這些數(shù)據(jù)的流動，采用改進的DA算法（如圖3所示）。DA算法完成一次濾波所需要B次的累加也就是B個時鐘周期完成一次運算，B位輸入數(shù)據(jù)的位寬。它的查找表（LUT）的大小是由濾波器的階數(shù)N決定的，共需要2N個查找表單元，如果系數(shù)N過多，用單個LUT不能夠執(zhí)行全字查找則可把系數(shù)分組，利用部分表并將結(jié)果相加，為了簡單的闡述算法，在此系數(shù)只分了2組，每個單元的位寬是由濾波器的系數(shù)的量化決定的。Ge，Go，He，Ho四個濾波器雖然長度不同，但具有相同的電路結(jié)構(gòu)，如圖4所示。
          
				
            
          
                
			
							
          
                
			            
                            
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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                        HDL
                        Verilog
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