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基于Verilog HDL濾波器的設(shè)計(jì)

作者：時(shí)間：2011-08-19 來(lái)源：網(wǎng)絡(luò)

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　　計(jì)算控制器用于控制濾波單元中移位寄存器移位，累加器的循環(huán)周期和計(jì)算輸出，并控制移位寄存器的數(shù)據(jù)輸入。

　　2 利用VerilogHDL語(yǔ)言實(shí)現(xiàn)以上功能

　　2.1 用VerilogHDL語(yǔ)言進(jìn)行算法建模

　　計(jì)算機(jī)控制器的veril—ogHDL模型：

　　寄存器組中每個(gè)寄存器的位數(shù)為0，1，…，num一1。

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