上網(wǎng)本處理器電源設(shè)計(jì)要點(diǎn)

由于更高的集成度、更快的處理器運(yùn)行速度以及更小的特征尺寸，內(nèi)核及I/O電壓的負(fù)載點(diǎn)(POL)處理器電源設(shè)計(jì)變得越來越具挑戰(zhàn)性。處理器技術(shù)的發(fā)展必須要和POL電源設(shè)計(jì)技術(shù)相匹配。對當(dāng)今的高性能處理器而言,5年或10年以前使用的電源管理解決方案可能已不再行之有效。因此，當(dāng)為德州儀器(TI)的DaVinci數(shù)字信號(hào)處理器(DSP)進(jìn)行POL電源解決方案設(shè)計(jì)時(shí)，充分了解基本電源技術(shù)可以幫助克服許多設(shè)計(jì)困難。本文以一個(gè)基于TI電源管理產(chǎn)品的電源管理參考設(shè)計(jì)為例，討論一系列適用于DaVinci處理器的電源去耦、浪涌電流、穩(wěn)壓精度和排序技術(shù)。

大型旁路去耦電容

處理器所使用的全部電流除了由電源本身提供以外，處理器旁路和一些電源的大型電容也是重要來源。當(dāng)處理器的任務(wù)級別(level of activity)急劇變化而出現(xiàn)陡峭的負(fù)載瞬態(tài)時(shí)，首先由一些本地旁路電容提供瞬時(shí)電流，這種電容通常為小型陶瓷電容，可快速響應(yīng)對負(fù)載變化。隨著處理速度的增加，對于更多能量存儲(chǔ)旁路電容的需求變得更為重要。另一個(gè)能量來源是電源的大電容。為避免出現(xiàn)穩(wěn)定性問題，一定要確保電源的穩(wěn)定性，且可利用增加的旁路電容正確地啟動(dòng)。因此，必須保證對電源反饋回路進(jìn)行補(bǔ)償以適應(yīng)額外的旁路電容。電源評估板(EVM)在試驗(yàn)臺(tái)上可能非常有效，但在負(fù)載附近增加了許多旁路電容的情況下，其性能可能會(huì)發(fā)生變化。

作為一個(gè)經(jīng)驗(yàn)法則，可以通過在盡可能靠近處理器電源引腳的地方放置多個(gè)0603或0402電容(60用于內(nèi)核電壓，而30則用于DM6?43的I/O電壓)，將DaVinci電源電壓的系統(tǒng)噪聲進(jìn)行完全去耦。更小型的0402電容是更好的選擇，因?yàn)槠浼纳姼休^小。較小的電容值(如560pF)應(yīng)該最接近電源引腳，其距離僅為1.25cm。其次最接近電源引腳的是中型旁路電容(如220nF)。TI建議每個(gè)電源至少要使用8個(gè)小型電容和8個(gè)中型電容，并且應(yīng)緊挨著BGA過孔安裝(占用內(nèi)部BGA空間，或者至少應(yīng)在外部角落處)。在更遠(yuǎn)一點(diǎn)的地方，可以安裝一些較大的大型電容，但也應(yīng)該盡可能地靠近處理器[1]。

浪涌電流

具有大旁路電容的電源存在啟動(dòng)問題，因?yàn)殡娫纯赡軣o法對旁路電容充電，而這正是啟動(dòng)期間滿足處理器要求所需要的。因此，在啟動(dòng)期間，過電流可能會(huì)引起電源的關(guān)斷，或者電壓可能會(huì)暫時(shí)下降(變?yōu)榉菃握{(diào)狀態(tài))。一個(gè)很好的設(shè)計(jì)實(shí)踐是確保電壓在啟動(dòng)期間不下降、過沖或承受長時(shí)間處于高壓狀態(tài)。為減少浪涌電流，可通過增加內(nèi)核電壓電源的啟動(dòng)時(shí)間，來允許旁路電容緩慢地充電。許多DC/DC調(diào)節(jié)器都具有獨(dú)特的可調(diào)軟啟動(dòng)引腳，以延長電壓斜坡時(shí)間。如果調(diào)節(jié)器不具有這種軟啟動(dòng)引腳，那么可利用一個(gè)外部MOSFET以及一種RC充電方案，從外部對其進(jìn)行實(shí)施。

本文推薦使用一種帶有電流限制功能的DC/DC調(diào)節(jié)器，來幫助維持單調(diào)的電壓斜坡。采用軟啟動(dòng)方案有助于滿足DaVinci處理器的排序要求。

上電排序

越來越多的處理器廠商提供推薦的內(nèi)核及I/O上電排序的時(shí)序準(zhǔn)則。一旦獲知時(shí)序要求，POL電源設(shè)計(jì)人員便可選擇一種適當(dāng)?shù)募夹g(shù)。對雙路電源上電和斷電的方法有很多種，其中順序排序和同時(shí)排序是最為常用。

當(dāng)在內(nèi)核和I/O上電之間要求一個(gè)較短的毫秒級時(shí)間間隔時(shí)，可以采用任何順序?qū)嵤╉樞蚺判颉?shí)施順序排序的一種方法是只需將一個(gè)穩(wěn)壓器的PWERGOOD引腳連接至另一個(gè)穩(wěn)壓器的ENABLE引腳。當(dāng)內(nèi)核和I/O電壓差在上電和斷電期間需要被最小化時(shí)，就需要使用同時(shí)排序。為實(shí)施同時(shí)排序，內(nèi)核和I/O電壓應(yīng)彼此緊密地跟蹤，直到達(dá)到較低的理想電壓電平。此外，較低的內(nèi)核電壓達(dá)到了其設(shè)定值要求，而較高的I/O電壓將可以繼續(xù)上升至其設(shè)定值[2]。