嵌入式處理器MPC8272與外設(shè)的息線適配

1 通信處理器MPC8272讀寫(xiě)時(shí)序
MPC8272總線對(duì)外部器件的讀、寫(xiě)訪問(wèn)是通過(guò)存儲(chǔ)器控制模塊來(lái)實(shí)現(xiàn)的，存儲(chǔ)器控制模塊生成8個(gè)外部存儲(chǔ)器地址空間片選信號(hào)CSO～CS7，每個(gè)片選信號(hào)對(duì)應(yīng)2個(gè)主要控制寄存器BR和OR，用它們來(lái)定義片選信號(hào)所定義的地址空間和對(duì)等待狀態(tài)數(shù)、讀寫(xiě)選通信號(hào)的建立時(shí)間、激活時(shí)間、保持時(shí)間等的設(shè)置。MPC8272對(duì)外部器件數(shù)據(jù)讀、寫(xiě)時(shí)序如圖1、圖2所示。其中tc是外部總線工作時(shí)鐘Clock的時(shí)鐘周期，tRC和tWC分別是讀寫(xiě)指令周期，tW是讀寫(xiě)指令周期內(nèi)插入的Clock時(shí)鐘周期。當(dāng)不使用外部輸入信號(hào)TA(數(shù)據(jù)傳輸確認(rèn)信號(hào))時(shí)，插入的時(shí)鐘周期數(shù)由0R寄存器的SCY值確定，其值最大為15個(gè)時(shí)鐘周期；當(dāng)使用外部輸入信號(hào)TA時(shí)，插入的時(shí)鐘周期數(shù)由其確定；當(dāng)輸入信號(hào)TA變低時(shí)(即外設(shè)數(shù)據(jù)準(zhǔn)備好時(shí))，處理器即可完成此次數(shù)據(jù)的讀寫(xiě)操作。
MPC8272的外部總線工作頻率可達(dá)100 MHz。當(dāng)讀寫(xiě)指令周期不插入時(shí)鐘周期時(shí)，其外部總線指令周期為2個(gè)時(shí)鐘周期――20 ns，外部總線速率最高可達(dá)(50×N)Mbps(其中N為總線數(shù)據(jù)位寬)。該速率對(duì)于一般通用外設(shè)來(lái)說(shuō)是很高的，需調(diào)整OR寄存器的SCY值以降低總線速率與外設(shè)進(jìn)行讀寫(xiě)操作。插入最大15個(gè)時(shí)鐘周期時(shí)，外部總線指令周期最大為17個(gè)時(shí)鐘周期――170 ns，此時(shí)外部總線速率最低為(5．8×N)Mbps，該速率滿足常用外設(shè)的總線讀寫(xiě)要求。對(duì)于通信的一些特殊外設(shè)，如交換網(wǎng)絡(luò)電路MT90826、雙口RAM IDT71V321、數(shù)字信號(hào)處理器TMS320VC5416等接口，需采用處理器MPC8272的外部數(shù)據(jù)傳輸確認(rèn)信號(hào)TA并設(shè)計(jì)相應(yīng)的外部硬件等待邏輯電路進(jìn)一步降低總線速率或動(dòng)態(tài)插入任何數(shù)目的等待時(shí)鐘周期tW，以避免數(shù)據(jù)讀寫(xiě)沖突，提高處理器總線效率和數(shù)據(jù)傳輸可靠性。

2 外設(shè)讀寫(xiě)時(shí)序分析
作為語(yǔ)音通信產(chǎn)品，嵌入式處理器主要外設(shè)的工作是：話音交換矩陣完成話音交換；DSP完成DTMF收發(fā)號(hào)、FSK來(lái)電號(hào)碼顯示以及會(huì)場(chǎng)話音融合等；雙口RAM完成嵌入式處理器與其他處理器間的數(shù)據(jù)通信；顯示器用于參數(shù)設(shè)置或功能顯示等。各外設(shè)的總線接口具有讀、寫(xiě)周期長(zhǎng)且不確定等特點(diǎn)，不能直接與MPC8272總線連接，需設(shè)計(jì)相應(yīng)的外部硬件電路以滿足外設(shè)的讀寫(xiě)時(shí)序要求。以下分別對(duì)各外設(shè)接口進(jìn)行介紹。
MT90826是卓聯(lián)公司開(kāi)發(fā)的4 096×4 096通道無(wú)阻塞大型話音交換矩陣電路，支持2．048 Mbps、4．096 Mbps、8．192Mbps和16．384．Mbps等ST―BUS格式數(shù)據(jù)流。電路采用順序?qū)懭肟刂谱x出交換機(jī)理，每個(gè)輸出通道對(duì)應(yīng)一個(gè)連接寄存器。嵌入式處理器通過(guò)在輸出通道的連接寄存器中寫(xiě)入輸入通道的地址，完成輸入與輸出通道話音數(shù)據(jù)流的交換。嵌入式處理器對(duì)MT90826的讀寫(xiě)操作是否完成，可通過(guò)MT90826的數(shù)據(jù)傳輸確認(rèn)信號(hào)DTA指示，其時(shí)序如圖3所示。當(dāng)DTA信號(hào)在片選周期內(nèi)由高變低后，表示嵌入式處理器可以結(jié)束本次總線的讀寫(xiě)操作了。tAKD時(shí)間長(zhǎng)短并不確定，其最大值為240 ns，最小值為0。