嵌入式處理器MPC8272與外設(shè)的息線適配

在一個(gè)系統(tǒng)中，可能存在多片數(shù)字信號(hào)處理器TMS320VC5416，它們分別完成DTMF收發(fā)號(hào)、FSK來(lái)電號(hào)碼顯示和會(huì)場(chǎng)話音融合等功能。TMS320VC5416采用8位HPI接口與嵌入式處理器進(jìn)行數(shù)據(jù)交換，其通信原理與兩個(gè)處理器之間采用雙口RAM進(jìn)行數(shù)據(jù)通信相似，即兩處理器共享一段內(nèi)存空間，分不同時(shí)間對(duì)其讀寫(xiě)操作。當(dāng)處理器1正在對(duì)一個(gè)內(nèi)存地址操作(讀或?qū)?，而處理器2也需對(duì)其進(jìn)行操作(寫(xiě)或讀)時(shí)，此時(shí)輸出忙占用信號(hào)，處理器2需等待忙占用信號(hào)結(jié)束后才能完成本次寫(xiě)或讀操作。TMS320VC5416與雙口RAM IDT71V321的不同之處在于：嵌入式處理器操作IDT71V321是直接內(nèi)存操作，而嵌入式處理器操作TMS320VC5416是通過(guò)HPI接口地址、數(shù)據(jù)寄存器間接操作TMS320VC5416的內(nèi)存空間的。另外，TMS320VC5416的HPI接口忙信號(hào)HRDY為高電平有效，IDT71V321接口忙信號(hào)BUSY為低電平有效。HRDY和BUSY信號(hào)的產(chǎn)生均具有隨機(jī)性，且隨著總線操作頻率的增加而加大；忙等待時(shí)間tRDY和tBUSY也具有不確定性，與其通信的處理器運(yùn)行速度的快慢有關(guān)，讀寫(xiě)時(shí)序如圖4所示。

VGGl2864E是北京維信諾科技有限公司開(kāi)發(fā)的128×64點(diǎn)陣OLED顯示模塊，讀寫(xiě)時(shí)序如圖5所示。該OLED模塊的使能信號(hào)E的周期tEC最小為1 000 ns(相當(dāng)于固定1 Mbps的總線速率)，使能信號(hào)脈沖寬度tEH、tEL最小為450 ns。嵌入式處理器MPC8272若采用總線方式直接控制0LED模塊，則MPC8272的讀、寫(xiě)周期最大值為170 ns，其讀、寫(xiě)時(shí)序不能滿足該OLED模塊的要求，需設(shè)計(jì)相應(yīng)的外部硬件等待邏輯電路來(lái)擴(kuò)展MPC8272的讀、寫(xiě)周期時(shí)長(zhǎng)，以滿足OLED模塊的要求。

3 總線適配設(shè)計(jì)
快速嵌入式處理器與慢速外設(shè)的總線適配方法大致有3種：降低外部總線頻率、調(diào)整片選控制寄存器時(shí)鐘周期數(shù)和使用外部輸入確認(rèn)信號(hào)TA(Intel處理器名為數(shù)據(jù)準(zhǔn)備好信號(hào)RDY，三星處理器名為總線周期延長(zhǎng)請(qǐng)求信號(hào)nwait，它們的工作原理相同)。
降低嵌入式處理器外部總線頻率可加長(zhǎng)總線數(shù)據(jù)傳輸周期，達(dá)到與低速外設(shè)匹配的目的，但大大降低了處理器的利用率和效率。該方法不可取。
調(diào)整嵌入式處理器片選控制寄存器的插入時(shí)鐘周期數(shù)，可以滿足總線周期固定且不大于處理器外部總線周期的外設(shè)的要求，但不能滿足總線周期不確定和大于處理器外部總線周期的外設(shè)的要求。例如，MPC8272的外部總線工作頻率為100 MHz，外部總線指令周期最大為170 ns，可以滿足總線周期小于170 ns的外設(shè)的要求，但不能與0LED模塊(周期為l000 ns)連接。由于TMS320VC5416和IDT71V321接口的不確定性，其總線也不能與嵌入式處理器總線直接連接，需使用其外部輸入確認(rèn)信號(hào)TA并設(shè)計(jì)外部邏輯電路進(jìn)行適配，以滿足穩(wěn)定、可靠的外部總線讀寫(xiě)需要，其硬件連接如圖6所示。MT90826數(shù)據(jù)總線接口為16位寬，設(shè)置MPC8272的片選CS4為16位寬與其匹配；其他外設(shè)數(shù)據(jù)總線均為8位寬，共用MPC8272的片選CS5，并與高位地址線A18、A17進(jìn)行地址譯碼產(chǎn)生其他外設(shè)的片選使能信號(hào)。CPLDEPM3064的詳細(xì)設(shè)計(jì)如圖7所示。