嵌入式處理器MPC8272與外設(shè)的息線適配

圖7中，TA_N是MPC8272的數(shù)據(jù)傳輸確認(rèn)信號，低電平有效，而DSP HPI接口數(shù)據(jù)準(zhǔn)備好信號HRDY高電平有效，因此須反向；雙口RAM忙指示信號(即數(shù)據(jù)未準(zhǔn)備好)BUSY_N低電平有效，須反向；OLED_RDY_N是當(dāng)外部總線為100 MHz時(SCLK為100MHz外部總線時鐘輸入)，插入cnt=100個時鐘周期(等待狀態(tài)為1μs)后的數(shù)據(jù)準(zhǔn)備好信號，低電平有效。功能模塊RDY_N的相關(guān)VHDL描述如下：

這里由于采用了CPLD芯片，因此只需修改VHDL程序中參數(shù)cnt的值，就可方便地調(diào)整等待狀態(tài)的時長，如O．5 μs、2μs、3μs、4μs等，使用非常簡單、快捷。定制固定1 Mbps總線速率時，只需將該片選的cnt值設(shè)為100，即等待狀態(tài)時長為1μs。

4 總 結(jié)
嵌入式處理器MPC8272內(nèi)存控制模塊和總線外部TA數(shù)據(jù)傳輸確認(rèn)輸人信號，為其與常用外設(shè)和慢速外設(shè)通信的時序匹配設(shè)計提供了方便。本文給出了MPC8272與各種外設(shè)的時序匹配方法。該方法提高了嵌入式處理器的總線效率和數(shù)據(jù)傳輸?shù)姆€(wěn)定性及可靠性，并已在實際工程應(yīng)用中正常使用，具有很強的適用性和通用性。