面向未來的IC設(shè)計方法

一、 IP的引入令傳統(tǒng)的自頂向下設(shè)計方法受到挑戰(zhàn)。

傳統(tǒng)的ASIC(專用集成電路)設(shè)計方法的核心在于以客戶調(diào)試好的大量的標(biāo)準(zhǔn)單元(cell)和硬宏為基礎(chǔ)進行大規(guī)模集成電路的設(shè)計，但是隨著工藝水平的不斷進步，器件的特征尺寸和工藝參數(shù)都發(fā)生了變化，雖然從理論上來說，可以更新工藝庫，但是將數(shù)以百萬計的單元移植到新的工藝尺寸上帶來的工作量無疑是巨大的。這樣做的直接后果就是極大的延長了開發(fā)時間,并加大了開發(fā)成本。為了提高系統(tǒng)的設(shè)計效率，縮短設(shè)計周期，最簡捷也是必須的方法就是要能夠充分利用以前的設(shè)計成果。因此以所謂的IP(知識產(chǎn)權(quán))核技術(shù)為依托的自底向上的設(shè)計方法重新受到歡迎。但是，由于不同的制造工廠使用不同的工藝技術(shù),因此工藝技術(shù)的不兼容性已經(jīng)成為這種設(shè)計方法發(fā)展的最大障礙。所值得慶幸的是，越來越多的公司和廠家已經(jīng)意識到了這個問題，一些工業(yè)聯(lián)盟已經(jīng)開始著手開發(fā)可以兼容多種工藝的技術(shù)。如果這種技術(shù)能夠取得成功，那么對那些IC的開發(fā)者而言無疑是一個最大的福音，它必將極大的簡化設(shè)計者的工作。
另一種有發(fā)展?jié)摿Φ脑O(shè)計方法是使用即插即用的軟IP組件,即IP的可重用性問題。軟IP組件使設(shè)計者無須對子模塊做任何的改動，只須通過重新配置可復(fù)用的對象，就可以快速的完成對新工藝的升級。對于軟IP而言，這項技術(shù)發(fā)展的最大阻力來自于IP子系統(tǒng)和標(biāo)準(zhǔn)總線系統(tǒng)之間的接口問題，以及在SOC(片上系統(tǒng))芯片設(shè)計中軟硬件的劃分問題。如果能提供一個標(biāo)準(zhǔn)的接口，并解決好最優(yōu)化軟硬件分割，那么以軟IP為代表的自底向上的設(shè)計方法將對IC設(shè)計的發(fā)展起到不可估量的推動作用。

二、 C/C++語言被越來越多的引入到IC系統(tǒng)級設(shè)計中。

隨著系統(tǒng)集成度的提高以及終極用戶需求的多樣化，現(xiàn)有的系統(tǒng)設(shè)計方法已經(jīng)不能很好的滿足設(shè)計的需求。一般說來，系統(tǒng)級的設(shè)計分為兩部分：一是表達思想的自然語言，另一是將功能轉(zhuǎn)換為可行的架構(gòu)組件。一個系統(tǒng)級的設(shè)計語言應(yīng)該能完成顧及硬件和軟件的所有方面。然而今天的軟件語言并不能理解硬件的構(gòu)造，而HDL語言也不能與軟件很好的協(xié)同工作，因此需要這兩方面能夠靠得足夠的近。而C語言可以較好的平衡軟件和硬件兩個方面的設(shè)計需求。同時由于C/C++語言支持面向?qū)ο蟮脑O(shè)計方法，相對于傳統(tǒng)的編碼方式，面向?qū)ο笥兄豢杀葦M的生產(chǎn)率方面的優(yōu)勢。但是，C語言也有其弱勢的地方。系統(tǒng)級設(shè)計需要復(fù)用很多的組件，還要包括測試基準(zhǔn)，由于C語言不是專門為硬件開發(fā)而設(shè)計的，因此一些硬件的要求還不適合用C語言來表達。對于硬件設(shè)計而言,C語言也沒有能夠提供一個硬件設(shè)計的庫。這也需要業(yè)界繼續(xù)為之努力，提供一個可以擴充的C語言的子集。
我們有理由相信,隨著IC設(shè)計業(yè)的發(fā)展,一種能夠兼容硬件和軟件的、方便使用的、新的描述方法將會嶄露頭角。

三、 物理設(shè)計轉(zhuǎn)向COT設(shè)計方法。

在傳統(tǒng)的ASIC設(shè)計中，設(shè)計人員要做的只是設(shè)計系統(tǒng)的結(jié)構(gòu)，進行前端的模擬仿真并且向制造工廠提供網(wǎng)表。而COT設(shè)計方法，即用戶擁有加工工具的設(shè)計方法,要求設(shè)計者承擔(dān)物理設(shè)計的全部內(nèi)容。雖然對于COT設(shè)計方法的具體實現(xiàn)上，設(shè)計公司仍然有分歧，但是大家一致認(rèn)為，和硅片供應(yīng)商(SIC)負(fù)責(zé)處理物理設(shè)計和封裝的傳統(tǒng)觀念不同，在COT設(shè)計模式中，設(shè)計者必須要作到將GDSII(一種集成電路版圖描述格式文件)文件提供給制造工廠，也就是說物理設(shè)計也將由設(shè)計者完成。COT不僅僅只是意味著在芯片的內(nèi)部增加了布局和布線工作，而且COT的設(shè)計者還需要負(fù)責(zé)封裝、測試以及成品率管理。 這樣，COT設(shè)計模式將更加能夠節(jié)省成本。COT的發(fā)展直接取決于設(shè)計工具自動化的程度，僅僅依靠目前現(xiàn)有的EDA工具很難完成從ASIC向COT的轉(zhuǎn)變。因此COT設(shè)計模式的產(chǎn)生同時也給予EDA工具提供商一個挑戰(zhàn)。具體地說，就是要: 不僅在系統(tǒng)劃分、系統(tǒng)時鐘分配、片上電源設(shè)計、時序改進和鎖存器分配等等方面的算法必須要有所突破，而且在設(shè)計流程上，更高集成度的芯片設(shè)計將需要有更好的高層次工具為之提供輔助。也就是說COT不但是一種將邏輯設(shè)計和物理設(shè)計融合在一起的混合模式(其關(guān)鍵是要在邏輯設(shè)計階段就能準(zhǔn)確預(yù)見到物理布局和布線所帶來的電容、電感、信號串?dāng)_、阻抗匹配等問題,當(dāng)然,電和地的布線,功率耗散等等問題也不能忽視)，而且是一種與傳統(tǒng)觀念完全不同的設(shè)計方法。

四、EDA向EDO的轉(zhuǎn)變。

最新的一種觀點認(rèn)為：在電子設(shè)計的前端和后端，傳統(tǒng)EDA方法已經(jīng)發(fā)生若干變化，它們正在重塑傳統(tǒng)的EDA工業(yè)。EDA已不能準(zhǔn)確地反映出這一工業(yè)界當(dāng)前正在發(fā)生的巨大變化，一個更精確的詞將是EDO(電子設(shè)計最優(yōu)化)。
一種設(shè)計模式區(qū)別于另一種設(shè)計模式的根本表現(xiàn)在其設(shè)計流程。目前，隨著制造業(yè)的飛速發(fā)展，許多新的設(shè)計流程被不斷的提出。這些設(shè)計流程總的趨勢就是要使得設(shè)計能夠用盡可能少的迭代次數(shù)來完成。通過自動執(zhí)行許多原本依次處理的任務(wù)，以及使分析與設(shè)計創(chuàng)建緊密結(jié)合，其最終的目的就是希望新的設(shè)計能夠一次成功而無須反復(fù)的迭代。新設(shè)計工具細致地分析了設(shè)計結(jié)果，然后做出選擇使設(shè)計收斂在要求的各個目標(biāo)上，這種修改－分析－再修改－再分析……的過程，本質(zhì)上是一個最優(yōu)化過程。這就是所謂的EDO的核心之所在。
在傳統(tǒng)的ASIC設(shè)計中，設(shè)計被分離成了前端和后端兩個孤立的部分，作前端邏輯設(shè)計的人員和后端物理設(shè)計的人員的工作基本上是分開的，他們聯(lián)系的唯一紐帶就是網(wǎng)表。然而在深亞微米出現(xiàn)以后，這樣的設(shè)計模式已經(jīng)變得令人難以忍受。由于物理設(shè)計人員很難滿足邏輯設(shè)計人員的要求，致使設(shè)計的迭代次數(shù)變得越來越多。因此從這個角度上看，EDO決不是在EDA上的改良，它需要一種全新的設(shè)計思路，要有全新的能夠從邏輯和物理兩個角度來分析、設(shè)計芯片的混合工具。尤其是在綜合這個步驟上，要求能夠在綜合的時候就能夠?qū)ξ锢淼膶用孢M行分析預(yù)測,以最大可能的減小迭代次數(shù)來完成優(yōu)化。EDO也對設(shè)計人員提出了更高的要求，過去那種只是了解設(shè)計步驟的一部分的設(shè)計人員將很難適應(yīng)EDO的要求。在EDO的時代，要求設(shè)計人員要學(xué)會不要把自己的設(shè)計局限在某些具體的工藝上，要能夠更多地把自己從設(shè)計的具體實現(xiàn)中解放出來，學(xué)會從整體上去考慮問題。設(shè)計人員對于設(shè)計工具的依賴程度將更加高，設(shè)計的優(yōu)化程度和可靠性直接的取決于設(shè)計工具。

結(jié)語:

科學(xué)的發(fā)展, 工藝的進步, 導(dǎo)致了集成電路的大發(fā)展, 從而引發(fā)了IC 設(shè)計業(yè)一浪又一浪的發(fā)展高潮。隨著單電子控制器件等超微型器件曙光的顯現(xiàn), 集成電路設(shè)計業(yè)將會遇到新的挑戰(zhàn)和更大的發(fā)展機遇。我們堅信, 廣大從事集成電路設(shè)計業(yè)的同事們, 一定能在現(xiàn)有的設(shè)計工具基礎(chǔ)上,創(chuàng)造出更新、更完善的設(shè)計工具,將這件偉大而艱巨的集成電路設(shè)計事業(yè)完成得更好, 從而為廣大消費者們設(shè)計出功能更強、體積更小、更加實用的新產(chǎn)品。