多串口單一中斷源的芯片設計

地址鎖存模塊在 ale信號（單片機地址鎖存允許信號）到來時將地址低 8位鎖存起來，并送給中斷控制和上層模塊使用[6]。
3.5芯片端口
上述幾個模塊合成后的芯片外觀及其端口特征描述如下圖 3所示： 1、set_mode（0,1）：兩位信號輸入引腳，用于模式的選擇，模式 1和模式 2分別用 01和 10來選擇。2、ale：地址鎖存允許信號輸入引腳，與單片機的 ale相連，在 ale下降沿的時候將地址低 8位鎖存到地址鎖存模塊。3、clk：時鐘信號輸入引腳，時鐘的頻率定為串行數(shù)據(jù)傳輸頻率的 4倍，如串行通信的波特率是
9600bps，則 clk的頻率是 9600×4＝38400Hz。
4、cs：芯片總片選信號輸入引腳，低電平有效。
5、rd，wr：單片機向芯片讀寫的控制引腳，低電平有效。
6、rxd1，rxd2，rxd3，rxd4：串行輸入引腳。
7、INT0：中斷信號輸出引腳，下降沿有效。
8、odd_check1_o，odd_check2_o，odd_check3_o，odd_check4_o：送給單片機的奇偶校驗標志信號輸出引腳。
9、rdfull：數(shù)據(jù)緩沖器標志信號輸出引腳，該信號用‘1’和‘0’表明是否有收發(fā)器的緩存了數(shù)據(jù)尚未被提取。
10、rdrdy1，rdrdy2，rdrdy3，rdrdy4：引腳分別用于表明各個收發(fā)器是否正忙，從該收發(fā)器開始接收數(shù)據(jù)到數(shù)據(jù)被單片機讀取整個過程，其相應的rdrdy引腳輸出‘1’。
11、txd1，txd2，txd3，txd4：串行數(shù)據(jù)輸出引腳。
12、tdempty：該引腳輸出為‘1’時表明芯片已沒有正在發(fā)送或者是將要發(fā)送的數(shù)據(jù)。
13、txrdy1,txrdy2,txrdy3,txrdy4：分別為收發(fā)器 1、2、3和 4可否進行發(fā)送控制輸入端，輸入為‘1’表示可以進行串行數(shù)據(jù)的發(fā)送。
14、d_inout(7:0)：雙向數(shù)據(jù)總線。應與單片機 p0口相連。
15、addr_h(7:0)：地址高 8位。
4程序的綜合及仿真
4.1 設計綜合及實現(xiàn)
本設計綜合使用的工具是 Xilinx公司的 XST，它是內嵌在 ISE7.2i里面的。綜合過程將把軟件設計的 HDL描述與硬件結構掛鉤，是將軟件轉化為硬件電路的關鍵步驟 [7-9]。本設計綜合時選用的芯片是Spartan-ⅡE系列的xc2s100e。
綜合工具生成網(wǎng)表文件后，就可以實現(xiàn)設計，實現(xiàn)的步驟有：轉換（將多個設計文件合并為一個網(wǎng)表），映射（將網(wǎng)表中的邏輯符號（門）整合到物理元件中），布局布線（將元件放到器件中，并將它們連接起來，同時提取出時序數(shù)據(jù)，并生成各種報告）。
4.2 綜合布線結果及分析

圖 4為資源利用結果圖表，由圖可見，slices的占用量為 722個，占該芯片 slices總數(shù)的 60％。slice registers的使用數(shù)量為 591個，占該芯片總數(shù)的 24％。4輸入查找表的使用總量是 915個，占該芯片查找表總數(shù)的 38％。
4.3 布線后仿真
本文中所舉出的測試均為布線后的仿真測試，該仿真的仿真延時文件包含的延時信息最全，不僅包含了門延時，還包含了實際布線延時，所以布局布線后仿真最準確，能夠較好的反映芯片的實際工作情況。

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