低成本多路輸出CMOS帶隙基準電壓源設(shè)計

該折疊共源共柵放大器具有寬的共模輸入范圍和大的輸出電壓擺幅。同時為了減小共源極失調(diào)電壓對后級共柵電路的影響，本文在設(shè)計過程中使M36和M37支路的電流為M23支路電流的3倍。
在圖4中，多輸出運放的第二級采用由M41和電阻串組成的共源極電路，提高了增益。C4和R2分別是補償電容和調(diào)零電阻，對整個運放進行頻率補償，增強電路的穩(wěn)定性。M40的特殊接法是為了降低該管上的壓降，從而得到所需的3 V(Vref1)電壓。
該多輸出運放可以通過選擇合適的電阻值，非常方便地得到從0到接近VDD的任意電壓值，且這些電壓值與電阻的絕對值無關(guān)，只與選取電阻的比例有關(guān)，因此適用于各種工藝。

3 仿真結(jié)果與分析
整體電路采用華虹1μm的CMOS工藝設(shè)計，利用Cadence仿真軟件進行仿真，并對仿真結(jié)果進行了分析。
3．1 帶隙基準源仿真結(jié)果
帶隙基準電壓源核心電路的溫度特性曲線如圖6所示，溫漂TCF的計算由下式給出：

由圖6可知，在-40～140℃的溫度范圍內(nèi)，根據(jù)式(11)可得溫漂為23．6×10-6℃-1，實現(xiàn)了寬溫度范圍內(nèi)低溫漂的設(shè)計目標；帶隙主電路的PSRR為67 dB；靜態(tài)電流低至24μA，大大降低了芯片的功耗，可以滿足開關(guān)電源芯片的設(shè)計需求。
對啟動電路進行瞬態(tài)仿真，可以得到啟動電路的啟動時間為0．114μs，啟動速度快，滿足設(shè)計要求。
3．2 多路輸出基準電壓仿真結(jié)果
分壓電路采用帶負反饋的兩級運放，跟蹤性能好。以Vref2為輸出端的仿真結(jié)果如圖7～圖9所示。

對運放的交流小信號增益與相位進行仿真，得到如圖7所示曲線。從圖中可以看到，運放增益為80 dB，相位裕度為85°，單位增益帶寬為7．15 MHz。
對運放進行瞬態(tài)仿真，得到圖8所示曲線。從圖中可以看到，曲線并沒有振鈴出現(xiàn)，說明運放比較穩(wěn)定。
根據(jù)圖8可計算出運放的轉(zhuǎn)換速率為4 V／μs，建立時間為0．58μs。
對運放的CMRR(共模抑制比)進行仿真，得到如圖9所示曲線。從圖中可以看出，CMRR為88 dB，說明運放具有較好的共模抑制特性。

4 結(jié)語
結(jié)合開關(guān)電源管理芯片項目的設(shè)計需求，設(shè)計了一款多輸出、低成本、高性能的CMOS帶隙基準電壓源。設(shè)計中采用了一種結(jié)構(gòu)簡單的Brokaw帶隙基準核心電路和帶負反饋的折疊共源共柵運放，實現(xiàn)了低成本和多輸出的設(shè)計要求。通過Cadence的仿真結(jié)果可以看到，該帶隙基準源性能良好，能夠提供比較精確穩(wěn)定的基準電壓。