<meter id="pryje"><nav id="pryje"><delect id="pryje"></delect></nav></meter>
          <label id="pryje"></label>

          新聞中心

          EEPW首頁 > 電源與新能源 > 設計應用 > 電源設計小貼士 41:DDR 內存電源

          電源設計小貼士 41:DDR 內存電源

          作者: 時間:2011-12-16 來源:網絡 收藏

          CMOS 邏輯系統(tǒng)的功耗主要與時鐘頻率、系統(tǒng)內各柵極的輸入電容以及電壓有關。器件形體尺寸減小后,電壓也隨之降低,從而在柵極層大大降低功耗。這種低電壓器件擁有更低的功耗和更高的運行速度,允許系統(tǒng)時鐘頻率升高至千兆赫茲級別。在這些高時鐘頻率下,阻抗控制、正確的總線終止和最小交叉耦合,帶來高保真度的時鐘信號。傳統(tǒng)上,邏輯系統(tǒng)僅對一個時鐘沿的數據計時,而雙倍數據速率 () 同時對時鐘的前沿和下降沿計時。它使數據通過速度翻了一倍,且系統(tǒng)功耗增加極少。

          本文引用地址:http://www.ex-cimer.com/article/178232.htm

          高數據速率要求時鐘分配網絡要倍加小心,以此來最小化振鈴和反射效應,否則可能會導致對邏輯器件非有意計時。圖 1 顯示了兩種備選總線終止方案。第一種方案(A)中,總線終止電阻器放置于分配網絡的末端,并連接至接地。如果總線驅動器處于低態(tài)下,電阻器的功耗便為零。在高態(tài)下時,電阻器功耗等于電壓(VDD)平方除以總線電阻(源阻抗加端接電阻)。平均功耗為電源電壓平方除以兩倍總線電阻。

          1.jpg

          圖 1 VTT 端接電壓降低一半端接功耗


          上一頁 1 2 下一頁

          關鍵詞: 電源 內存 設計 DDR

          評論


          相關推薦

          技術專區(qū)

          關閉
          看屁屁www成人影院,亚洲人妻成人图片,亚洲精品成人午夜在线,日韩在线 欧美成人 (function(){ var bp = document.createElement('script'); var curProtocol = window.location.protocol.split(':')[0]; if (curProtocol === 'https') { bp.src = 'https://zz.bdstatic.com/linksubmit/push.js'; } else { bp.src = 'http://push.zhanzhang.baidu.com/push.js'; } var s = document.getElementsByTagName("script")[0]; s.parentNode.insertBefore(bp, s); })();