高速CMOS鐘控比較器的設(shè)計(jì)

隨著現(xiàn)代通信技術(shù)的廣泛應(yīng)用，高速低功耗的電子設(shè)備成為市場(chǎng)的主流，這些設(shè)備都依賴(lài)高性能的模數(shù)轉(zhuǎn)換器(ADC) ，特別是對(duì)速度的要求越來(lái)越高，高速ADC成為決定設(shè)備性能的關(guān)鍵因素。而電壓比較器是模數(shù)轉(zhuǎn)換電路中的重要模塊，比較器的性能往往對(duì)轉(zhuǎn)換器的轉(zhuǎn)換速度和精度具有決定性的影響，高速比較器的設(shè)計(jì)是高速ADC設(shè)計(jì)的關(guān)鍵。

　　應(yīng)用于ADC時(shí)，比較器重要的性能指標(biāo)包括工作速度、精度、功耗、輸入失調(diào)電壓(offset voltage)和踢回噪聲( kickback noise)等。鎖存比較器是常用的一種比較器，具有速度高、功耗小的特點(diǎn)。它通過(guò)正反饋機(jī)制，將輸入的模擬信號(hào)再生成數(shù)字信號(hào)。在再生節(jié)點(diǎn)，較高的電壓變化會(huì)通過(guò)寄生電容耦合到輸入端，形成踢回噪聲，從而破壞輸入信號(hào)。此外，鎖存比較器的速度和失調(diào)也是一對(duì)矛盾，為了提高比較器的性能，需要在它們之間進(jìn)行折中。

　　采用預(yù)放大級(jí)、判斷級(jí)、輸出級(jí)這一結(jié)構(gòu)設(shè)計(jì)的比較器具有低輸入失調(diào)電壓和低踢回噪聲，預(yù)放大器進(jìn)行輸入信號(hào)的放大以提高輸入信號(hào)的靈敏度，并且把比較器的輸入信號(hào)與來(lái)自正反饋判斷級(jí)的踢回噪聲隔離開(kāi)，這一點(diǎn)對(duì)保證電路的性能非常重要。

　　本文通過(guò)理論和仿真對(duì)比較器結(jié)構(gòu)進(jìn)行了分析，優(yōu)化預(yù)放大電路和比較電路，設(shè)計(jì)了一種由預(yù)放大級(jí)、判斷級(jí)、輸出級(jí)構(gòu)成的鐘控比較器。把時(shí)鐘脈沖應(yīng)用于比較器的設(shè)計(jì)，極大地提高了比較器的性能和速度，該結(jié)構(gòu)的比較器具有低輸入失調(diào)電壓和低踢回噪聲的特點(diǎn)，速度快，精度高，適用于高速Flash ADC電路。

　　1　比較器電路設(shè)計(jì)

　　比較器總體電路如圖1所示。本文采用的高速比較器結(jié)構(gòu)包括預(yù)放大級(jí)、判斷級(jí)和輸出級(jí)。其中預(yù)放大級(jí)放大比較器的輸入信號(hào)以提高輸入信號(hào)的靈敏度，并且把比較器的輸入信號(hào)與來(lái)自正反饋級(jí)的踢回噪聲隔離開(kāi);判斷級(jí)對(duì)經(jīng)過(guò)放大的輸入信號(hào)進(jìn)行比較;輸出級(jí)把比較級(jí)的輸出信號(hào)放大到數(shù)字邏輯電平。下面具體討論各部分電路結(jié)構(gòu)。

圖1　比較器整體電路圖

　　1. 1　預(yù)放大級(jí)電路

　　在高速比較器中，為了使判斷級(jí)的輸入信號(hào)在盡可能短時(shí)間內(nèi)到達(dá)，要求前置放大器有很高的帶寬，同時(shí)為了提高增益，需要采用多級(jí)放大實(shí)現(xiàn)。本文中的預(yù)放大級(jí)為兩級(jí)，M1 和M2 組成差分輸入電路結(jié)構(gòu)，可以得到較強(qiáng)的共模抑制能力，提高比較器對(duì)噪聲的抑制能力。M5 和M6 構(gòu)成二極管連接的負(fù)載，M3 和M4 組成交叉耦合的負(fù)載，用來(lái)提高放大器的增益。M7 和M8 組成第二級(jí)放大器。比較器的輸入電容由M1 和M2 管的尺寸決定。本設(shè)計(jì)將著重關(guān)注電路的速度，因此輸入差分對(duì)晶體管使用最小柵長(zhǎng)。

　　1. 2　判斷級(jí)電路

　　判斷級(jí)電路是比較器的核心，應(yīng)該能分辨出毫伏量級(jí)的輸入信號(hào)差。本文采用具有回滯效應(yīng)的判斷電路，這種結(jié)構(gòu)使用正反饋結(jié)構(gòu)來(lái)實(shí)現(xiàn)兩個(gè)信號(hào)的比較，速度快、精度高，而且能抑制信號(hào)上的噪聲。

　　該電路通過(guò)把M9 和M10管的柵極交叉互聯(lián)，實(shí)現(xiàn)正反饋，以提高判斷電路的增益。當(dāng)時(shí)鐘信號(hào)CLK為高電平時(shí)，判斷電路的輸出依賴(lài)于輸入信號(hào)，比較器處于比較狀態(tài)，在下一個(gè)時(shí)鐘階段，也就是時(shí)鐘信號(hào)CLK為低電平時(shí)，M13管截止，比較器停止比較，處于鎖存狀態(tài)，記下CLK為低電平時(shí)的比較器輸入狀態(tài)，把輸出信號(hào)鎖存為邏輯“1”或“0”。時(shí)鐘信號(hào)CLK為高電平時(shí)。

　　此時(shí)判斷級(jí)電路是一個(gè)雙穩(wěn)態(tài)交叉耦合電路。

　　如果io + io - ，M9 和M12導(dǎo)通，M10和M11截止，此時(shí)判斷級(jí)的等效電路如圖2 ( b)所示。如果β1 1 =β12 =βA，β9 =β1 0 =βB ，則vo + =VDS9≈ 0 V (此時(shí)M9 導(dǎo)通) ，vo - 為; 當(dāng)io + > io - 時(shí)， M10和M11導(dǎo)通，M9 和M12截止，此時(shí)判斷級(jí)的等效電路如圖2 ( c)所示， vo + 為。因此vo +和vo - 的最大值不超過(guò)2VTHN 。分析判斷級(jí)的等效電路可以得到由圖2 ( b)的狀態(tài)到圖2 ( c)的狀態(tài)的轉(zhuǎn)換電流值為: io + =βB ·io - /βA ，由圖2 ( c)的狀態(tài)到圖2 ( b)的狀態(tài)的轉(zhuǎn)換電流值為: io - =βB ·io + /βA ， 這個(gè)電流臨界點(diǎn)也是輸出電壓發(fā)生轉(zhuǎn)換的臨界點(diǎn)。如果βA =βB ， 那么， 輸出電壓的轉(zhuǎn)換將發(fā)生在電流io + = io - 的時(shí)候。如果βA 與βB 不等，那就會(huì)使比較器表現(xiàn)出磁滯現(xiàn)象。