Stratix FPGA電源方案設(shè)計(jì)與驗(yàn)證

根據(jù)實(shí)驗(yàn)數(shù)據(jù)分析與驗(yàn)證，該方案具有較強(qiáng)的可行性，且在功耗、效率及穩(wěn)定性等方面都優(yōu)于傳統(tǒng)的“多片”電源方案。
　　

Stratix系列FPGA是Altera公司推出的面向高帶寬系統(tǒng)的可編程邏輯器件。Stratix器件具備強(qiáng)大的內(nèi)核性能、存儲(chǔ)能力以及靈活的設(shè)計(jì)架構(gòu)，從而為日益復(fù)雜的系統(tǒng)設(shè)計(jì)爭(zhēng)取了更短的設(shè)計(jì)周期和更快的上市時(shí)間。Stratix器件支持多種I/O標(biāo)準(zhǔn)和高速接口，提供了完善的時(shí)鐘管理功能，有多達(dá)12個(gè)嵌入式鎖相環(huán)(PLL)和40個(gè)全局時(shí)鐘，并且內(nèi)嵌高帶寬DSP模塊，能完成高于DSP處理器的數(shù)據(jù)處理任務(wù)。因此，Stratix器件特別適用于需要進(jìn)行大數(shù)據(jù)量高速數(shù)字信號(hào)處理的應(yīng)用[1]。

　　StratixTM FPGA的高密度、高速以及大容量存儲(chǔ)等特性使其對(duì)系統(tǒng)電源管理及功耗有著嚴(yán)格的要求，特別是FPGA邏輯內(nèi)核通常對(duì)電流的要求非常高，根據(jù)所用門數(shù)和時(shí)鐘頻率，甚至可高達(dá)數(shù)10A。因此，設(shè)計(jì)一套高效、高性能的FPGA電源解決方案十分必要。

1 系統(tǒng)電源需求分析
　　

Stratix系列FPGA采用1.5V、0.13μm全銅SRAM工藝，可集成10 570~79 040個(gè)邏輯單元（LEs），提供高達(dá)10MB的RAM[1]?；赟tratixTM FPGA的開(kāi)發(fā)系統(tǒng)有多種電源需求，最基本的兩種是內(nèi)核電壓和I/O電壓。另外根據(jù)不同開(kāi)發(fā)系統(tǒng)的功能要求，可能還存在其他多種電源需求。因此，F(xiàn)PGA系統(tǒng)復(fù)雜的電源需求要求在進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)，綜合考慮多種因素，從而建立一套完善的電源管理系統(tǒng)。
　　

內(nèi)核電壓VCCINT為FPGA內(nèi)部邏輯和輸入緩沖區(qū)供電，設(shè)定電壓1.5V。內(nèi)核電流消耗（ICCINT）取決于時(shí)鐘頻率和內(nèi)部單元使用率，根據(jù)所選Stratix器件不同功耗最大值分別為1.5A~10A，如EP1S40最大ICCINT為6A[2]。FPGA內(nèi)核對(duì)瞬態(tài)響應(yīng)的要求非常嚴(yán)格，內(nèi)核電壓必須緩慢單調(diào)增加，并且要求在固定的時(shí)間內(nèi)上升到穩(wěn)定的電壓，Stratix器件要求最大上升時(shí)間不超過(guò)100ms。
　　

I/O電壓VCCIO為FPGA輸出緩沖區(qū)供電。Stratix器件支持多種單端和差分I/O標(biāo)準(zhǔn)，如LVTTL、LVCMOS、SSTL、HSTL、LVDS、LVPECL、PCML等，能夠?qū)崿F(xiàn)在不同接口電平和協(xié)議下的高速數(shù)據(jù)傳輸。根據(jù)所選擇的I/O標(biāo)準(zhǔn)，VCCIO可以設(shè)定為1.5V、1.8V、2.5V或3.3V[1]。I/O標(biāo)準(zhǔn)可按照FPGA中的塊區(qū)（BANK）獨(dú)立設(shè)置，因此對(duì)于單一的FPGA可能會(huì)存在多個(gè)I/O電壓。
　　

綜合考慮以上各種因素以及目前各種嵌入式應(yīng)用系統(tǒng)對(duì)功耗和體積的嚴(yán)格要求，本文選用了Intersil高效三輸出同步補(bǔ)償穩(wěn)定器作為FPGA系統(tǒng)的主電源芯片。

2 系統(tǒng)電源解決方案
　　

高性能模擬技術(shù)半導(dǎo)體公司Intersil推出的ISL644X家族電源芯片，主要面向需要多路電源輸出的系統(tǒng)應(yīng)用，為xDSL調(diào)制解調(diào)器/路由器、DSP和FPGA電源需求、機(jī)頂盒等應(yīng)用提供了很好的解決方案[3]。針對(duì)StratixTM FPGA的電源需求分析，選用ISL6443進(jìn)行FPGA電源系統(tǒng)的設(shè)計(jì)。
　　

ISL6443集成了兩個(gè)同步降壓控制器（PWM）和一個(gè)線性穩(wěn)壓器。兩個(gè)PWM呈180異相同步，充分降低了輸入電流和紋波電壓的有效值，降低了對(duì)輸入濾波器的要求，從而既可獨(dú)立提供FPGA內(nèi)核電壓VCCINT，又可獨(dú)立提供I/O電壓VCCIO。ISL6443融合了多項(xiàng)保護(hù)和監(jiān)控特性，可調(diào)的過(guò)流保護(hù)電路通過(guò)檢測(cè)下部MOSFET上的電壓降來(lái)監(jiān)控輸出電流，間歇性（Hiccup）過(guò)流工作模式保護(hù)DC-DC元件，避免其在輸出過(guò)載或短路情況下被損壞。芯片有四根控制線（SS1、SD1、SS2、SD2），為每個(gè)PWM的輸出提供獨(dú)立的控制，從而實(shí)現(xiàn)兩個(gè)PWM控制器的可編程軟啟動(dòng)。降壓PWM控制器的固有頻率為300kHz。ISL6443采用電流模式控制電路為調(diào)制器提供帶有輸入電壓前反饋的斜坡輸入，能很好地抑制輸入電壓變化，提供簡(jiǎn)化的環(huán)路補(bǔ)償。ISL6443采用28腳四邊形扁平無(wú)引腳（QFN）封裝，僅占有5mm5mm的面積，大大提高了PCB板的利用效率[4]。

2.1 電路設(shè)計(jì)分析
　　

結(jié)合StratixTM FPGA和ISL6443的各自特點(diǎn)，給出了FPGA電源系統(tǒng)各部分電路的詳細(xì)參考設(shè)計(jì)，并進(jìn)行了仿真和驗(yàn)證。

2.1.1 內(nèi)核與I/O供電電路[4]
　　

內(nèi)核與I/O電壓是FPGA系統(tǒng)正常工作的保證。StratixTM FPGA的內(nèi)核電壓VCCINT設(shè)定為1.5V，由VOUT1提供，如圖1所示。I/O電壓VCCIO根據(jù)不同的系統(tǒng)所要求的標(biāo)準(zhǔn)而定，這里定為3.3V，由VOUT2提供。由于篇幅有限，圖1將兩部分電路合二為一進(jìn)行分析。

　　如圖1所示，ISL6443具有寬工作電壓范圍4.5V~24V，VIN輸入電壓范圍受最大占空比（DMAX=93%）和最小接通時(shí)間（tON(MIN)）的限制。
　　VIN(MAX)≤
　　其中，tON(MIN)=30ns。
　　

VCC_5V是內(nèi)嵌5V線性穩(wěn)壓器（LDO）的輸出腳，為IC、低端門驅(qū)動(dòng)器提供偏壓，且為高端門驅(qū)動(dòng)器的外部自舉電路供電。若用作5V電源輸入時(shí)，該腳必須與VIN相連。如圖1，VCC_5V腳必須通過(guò)一個(gè)靠近該腳的4.7μF的旁路電容接地，以實(shí)現(xiàn)去耦。如果VCC_5V的輸出短路，則熱過(guò)載保護(hù)電路將啟動(dòng)。輸出端VOUT與地之間的反饋電阻分壓器設(shè)定每個(gè)PWM通道的輸出電壓。分壓器的中點(diǎn)接至FBx腳，為相應(yīng)的控制器提供電壓反饋信號(hào)。而且，PGOOD電路利用這些輸入來(lái)監(jiān)控VOUT。
　　VOUT=0.8Vx()

　　其中，R2是反饋分壓網(wǎng)絡(luò)的上部電阻，R3是FBx與地之間連接的電阻。
　　

如圖1所示，門控邏輯將生成的PWM信號(hào)轉(zhuǎn)換為門驅(qū)動(dòng)信號(hào)，提供放大、電平移動(dòng)和擊穿保護(hù)。FDS6990集成了兩個(gè)N溝道MOSFET，高端MOSFET的門驅(qū)動(dòng)電壓由自舉電路產(chǎn)生。選用BAT54HT1肖特基勢(shì)壘二極管作為自舉二極管，正極與VCC_5V相連。BOOT腳與PHASE腳之間的自舉電容為高端MOSFET驅(qū)動(dòng)器供電。UGATE為高端MOSFET提供門驅(qū)動(dòng)，LGATE為低端MOSFET提供門驅(qū)動(dòng)。啟動(dòng)時(shí)，低端MOSFET導(dǎo)通，使PHASE接地，從而給自舉電容充電至5V。低端MOSFET斷開(kāi)后，高端MOSFET通過(guò)關(guān)閉BOOT和UGATE之間的內(nèi)部開(kāi)關(guān)，實(shí)現(xiàn)導(dǎo)通，從而提供所需的柵極-源極電壓來(lái)導(dǎo)通高端MOSFET。

2.1.2 輔助I/O供電電路[4]
　　

根據(jù)FPGA系統(tǒng)的不同需求，可能存在不同的I/O標(biāo)準(zhǔn)，因此可能存在多個(gè)I/O電壓。由于ISL6443集成了一個(gè)額定增益為2A/V的線性穩(wěn)壓器，可利用VOUT2（3.3V）為其供電，輸出VOUT3（2.5V）作為輔助I/O電壓。

如圖2所示，GATE3是線性穩(wěn)壓器的漏極開(kāi)路輸出，F(xiàn)B3與反饋電阻分壓器相連，提供電壓反饋信號(hào)。Q1選用了IRF7404 P溝道MOSFET。當(dāng)PWM的輸出升高且超過(guò)了MOSFET調(diào)整器件的門限時(shí)，線性穩(wěn)壓器的輸出將跟蹤PWM電源。PWM和線性穩(wěn)壓器的輸出之間的電壓差分等于負(fù)載電流和MOSFET導(dǎo)通電阻(RDS(ON))的乘積。

2.1.3 ISL6443控制電路[4]
　　

控制電路主要用來(lái)實(shí)現(xiàn)ISL6443的過(guò)流保護(hù)、反饋回路補(bǔ)償、多個(gè)控制器的同步等功能。

如圖3所示，PGOOD為漏極開(kāi)路輸出，用來(lái)監(jiān)控輸出電壓的狀態(tài)。當(dāng)任一PWM的輸出超過(guò)相應(yīng)額定電壓的10%，或線性穩(wěn)壓器的輸出小于額定值的75%時(shí)，PGOOD變?yōu)榈碗娖?，從而使轉(zhuǎn)換器輸出受到過(guò)載、短路和欠壓保護(hù)。另外，SS1和SS2腳為相應(yīng)的PWM控制器提供軟啟動(dòng)功能。當(dāng)軟啟動(dòng)開(kāi)始時(shí)，由于有5μA的電流注入外部電容，激活的PWM通道的SS腳上的電壓呈斜坡上升，輸出電壓跟隨軟啟動(dòng)電壓變化。當(dāng)SS腳上的電壓達(dá)到0.8V時(shí)，激活的PWM通道的輸出電壓達(dá)到規(guī)定值，從而完成軟啟動(dòng)過(guò)程。SD1和SD2腳為相應(yīng)的PWM輸出提供使能或禁用功能，高電平啟動(dòng)，低電平輸出禁用。
　　

兩個(gè)PWM控制器都使用低端MOSFET導(dǎo)通電阻（RDS(ON)）進(jìn)行電流監(jiān)控。檢測(cè)到的電壓降與OCSETx腳和地之間的電阻（如圖3中R8、R9）設(shè)置的門限相比較：
　　ROCSET=
　　

其中，IOC是規(guī)定的過(guò)流保護(hù)門限，RCS是與ISENx腳相連的電流感應(yīng)電阻。如果過(guò)流持續(xù)2個(gè)時(shí)鐘周期，則進(jìn)入Hiccup模式，門驅(qū)動(dòng)器斷開(kāi)，進(jìn)入軟啟動(dòng)。重新啟動(dòng)前，IC在軟啟動(dòng)過(guò)程中要循環(huán)兩次。IC會(huì)在軟啟動(dòng)過(guò)程中持續(xù)循環(huán)，直到過(guò)流現(xiàn)象消除為止。
　　

圖3中SYNC腳用來(lái)實(shí)現(xiàn)兩個(gè)或多個(gè)ISL6443控制器的同步。使用時(shí)需接下拉電阻，不用時(shí)將其與VCC_5V相連。

2.2 PCB布局考慮
　　

布局對(duì)基于ISL6443的DC-DC轉(zhuǎn)換器的成功實(shí)現(xiàn)非常關(guān)鍵。ISL6443工作在高頻模式下，開(kāi)關(guān)時(shí)間非常短，在這種開(kāi)關(guān)頻率下，即使最短的連線也會(huì)產(chǎn)生較大的阻抗。同時(shí)，峰值門驅(qū)動(dòng)電流也會(huì)在極短的時(shí)間內(nèi)顯著升高。電流從一個(gè)器件到另一器件的轉(zhuǎn)換速度引起互連阻抗和寄生電路元件上的電壓尖脈沖。該電壓尖脈沖會(huì)降低效率，產(chǎn)生EMI，增加過(guò)壓應(yīng)力和阻尼振蕩。仔細(xì)考慮PCB板布局，可使電壓尖脈沖的值最小。針對(duì)以上考慮總結(jié)了幾點(diǎn)布局上需注意的地方[4]：
　　

(1)輸入電容、高端FET、低端FET、電感和輸出電容應(yīng)首先放置。將輸入高頻去耦電容放在非?？拷麺OSFET的地方。
　　

(2)在IC附近建立一個(gè)小的模擬接地平面。將SGND腳接至該平面，包括反饋電阻、電流極限設(shè)置電阻以及SDx下拉電阻的所有小信號(hào)接地端都接至SGND平面。
　　

(3)高電流接地端PGND與小信號(hào)接地端SGND必須分開(kāi)，在靠近IC的地方將SGND和PGND相連。
　　

(4)確保從輸入電容到MOSFET、輸出電感和輸出電容的電流通路盡可能短，同時(shí)有最大的容許線寬。
　　

(5)將PWM控制器靠近低端FET 放置。LGATE 的連接應(yīng)該較短而且較寬。IC最好放置在無(wú)噪聲接地的地方。
　　

(6)將VCC_5V旁路電容接在非?？拷黇CC_5V腳的地方，將它的接地端接至PGND上。將門驅(qū)動(dòng)元件自舉二極管和自舉電容放在接近IC的地方。
　　

(7)輸出電容應(yīng)盡量靠近負(fù)載。用短而寬的覆銅層連接輸出電容和負(fù)載，避免產(chǎn)生感抗和阻抗。

3 實(shí)驗(yàn)數(shù)據(jù)分析與驗(yàn)證
　　

利用Catena公司提供的SIMetrix/SIMPLIS仿真工具實(shí)現(xiàn)了該電源方案的分析和驗(yàn)證，具體方法可查閱參考文獻(xiàn)[6][7][8]。
　　

圖4所示為ISL6443三路輸出電壓波形，PWM控制器門驅(qū)動(dòng)器的電壓上升和下降時(shí)間均為18ns左右。因此，三路輸出電壓能在極短的時(shí)間內(nèi)達(dá)到穩(wěn)定值，從而滿足了FPGA的性能要求。

　　圖5所示為兩個(gè)PWM控制器的輸出波形。圖中可以看出，ISL6443的兩個(gè)PWM控制器呈180異相工作，以減小輸入紋波電流。這降低了對(duì)輸入電容紋波電流的要求，減小了電源的感生噪聲，同時(shí)也提高了EMI抗干擾性能。

　　圖6所示為ISL6443軟啟動(dòng)仿真波形。軟啟動(dòng)功能使轉(zhuǎn)換器的輸出被監(jiān)控，得到過(guò)載、短路和欠壓保護(hù)。輸出持續(xù)過(guò)載會(huì)使PGOOD置低，從而進(jìn)入軟啟動(dòng)模式，直到過(guò)載現(xiàn)象消除為止。

　　本文利用Intersil高效三輸出同步補(bǔ)償穩(wěn)定器實(shí)現(xiàn)了StratixTM FPGA的電源系統(tǒng)設(shè)計(jì)，并且進(jìn)行了一系列的仿真分析與驗(yàn)證實(shí)驗(yàn)。實(shí)驗(yàn)表明該設(shè)計(jì)方案合理有效，易于實(shí)現(xiàn)，有較好的參考價(jià)值和實(shí)用價(jià)值。

參考文獻(xiàn)

[1] Stratix device handbook，Volume 1.Altera Corporation，2005，7.www.altera.com.cn.
[2] Power management design guide for Altera? FPGAs and　CPLDs.national Semiconductor，2005，3.www.national.com.
[3] Intersil solutions for precise power delivery to Altera FPGAs.Intersil Corporation，2006，4.www.intersil.com.
[4] ISL6443 Data Sheet.Intersil Corporation，2006，8.www.intersil.com.
[5] Getting Started with iSim and iSim：PE.Intersil Corporation，2006，2.www.intersil.com.
[6] SPICE and Mixed mode simulation user′s manual.Catena Software Ltd.，2005，4.www.catena.uk.com.
[7] SPICE and mixed mode simulation simulator reference manual.Catena Software Ltd.，2005，4.www.catena.uk.com.
[8] Advanced power system simulation SIMPLIS reference manual.Catena Software Ltd.，2004，4.www.catena.uk.com.