使用賽靈思Vivado設(shè)計(jì)套件的九大理由

　　您的開(kāi)發(fā)團(tuán)隊(duì)是否需要在極短的時(shí)間內(nèi)打造出既復(fù)雜又富有競(jìng)爭(zhēng)力的新一代系統(tǒng)?賽靈思All Programmable器件可助您一臂之力，它相對(duì)傳統(tǒng)可編程邏輯和I/O，新增了軟件可編程ARM^®處理系統(tǒng)、可編程模擬混合信號(hào)(AMS)子系統(tǒng)和不斷豐富的高復(fù)雜度的IP，支持開(kāi)發(fā)團(tuán)隊(duì)突破原有的種種設(shè)計(jì)限制。賽靈思有多種All Programmable器件可供用戶選擇，構(gòu)成這些器件的各種硅片組合使用賽靈思獨(dú)特的高性能3D堆疊硅片互聯(lián)技術(shù)彼此互聯(lián)。這些領(lǐng)先一代的All Programmable器件為用戶提供的功能，遠(yuǎn)超常規(guī)可編程邏輯所能及，為用戶開(kāi)啟了一個(gè)全面可編程系統(tǒng)集成的新時(shí)代。

　　All Programmable抽象化與自動(dòng)化

　　All Programmable抽象化與自動(dòng)化有何意義?

　　其意義在于采用賽靈思All Programmable器件，用戶的開(kāi)發(fā)團(tuán)隊(duì)可以用更少的部件實(shí)現(xiàn)更多系統(tǒng)功能，提升系統(tǒng)性能，降低系統(tǒng)功耗，減少材料清單(BOM)成本，同時(shí)滿足嚴(yán)格的產(chǎn)品上市時(shí)間要求。但如果不借助強(qiáng)大的硬件、軟件、系統(tǒng)設(shè)計(jì)工具和設(shè)計(jì)流程，則無(wú)法將這些優(yōu)勢(shì)交到您的設(shè)計(jì)團(tuán)隊(duì)的手中，您也不可能實(shí)現(xiàn)這些優(yōu)勢(shì)。賽靈思把所需的這些硬件、軟件和系統(tǒng)設(shè)計(jì)開(kāi)發(fā)流程統(tǒng)稱(chēng)為“All Programmable 抽象化 (All Programmable Abstraction)”。

　　在這種使用All Programmable抽象化進(jìn)行先進(jìn)的領(lǐng)先一代的硬件、軟件和系統(tǒng)開(kāi)發(fā)過(guò)程中，起著核心作用的是賽靈思Vivado^®設(shè)計(jì)套件。Vivado設(shè)計(jì)套件是一種以IP和系統(tǒng)為中心的、領(lǐng)先一代的全新SoC增強(qiáng)型綜合開(kāi)發(fā)環(huán)境，可解決用戶在系統(tǒng)級(jí)集成和實(shí)現(xiàn)過(guò)程中常見(jiàn)的生產(chǎn)力瓶頸問(wèn)題。

　　就在同類(lèi)競(jìng)爭(zhēng)解決方案還在試圖通過(guò)擴(kuò)展過(guò)時(shí)且松散連接的分立工具來(lái)跟上片上集成的高速發(fā)展的時(shí)候，Vivado設(shè)計(jì)套件憑借業(yè)界最先進(jìn)的SoC增強(qiáng)型設(shè)計(jì)方法和算法，提供了獨(dú)特、高度集成的開(kāi)發(fā)環(huán)境，為設(shè)計(jì)者帶來(lái)了設(shè)計(jì)生產(chǎn)力的極大提升。Vivado設(shè)計(jì)套件將硬件、軟件和系統(tǒng)工程師的生產(chǎn)力提升到了一個(gè)全新的水平。

　　以下九大理由，將讓您了解到Vivado設(shè)計(jì)套件為何能夠提供領(lǐng)先一代的設(shè)計(jì)生產(chǎn)力、簡(jiǎn)便易用性， 以及強(qiáng)大的系統(tǒng)級(jí)集成能力：

　　加快系統(tǒng)實(shí)現(xiàn)

　　理由一：突破器件密度極限：在單個(gè)器件中更快速集成更多功能。

　　如果設(shè)計(jì)工具能夠讓All Programmable器件集成更多功能，用戶就能夠在系統(tǒng)設(shè)計(jì)中選擇盡可能小的器件，從而直接帶來(lái)系統(tǒng)成本和功耗的下降。Vivado設(shè)計(jì)套件提供一種集成環(huán)境，能夠讓架構(gòu)、軟件和硬件開(kāi)發(fā)人員在通用設(shè)計(jì)環(huán)境中協(xié)作工作，從而最大程度地提升設(shè)計(jì)效率，充分發(fā)揮All Programmable器件的可編程邏輯架構(gòu)及其專(zhuān)用片上功能模塊的潛力。

　　以O(shè)penCores.org的以太網(wǎng)MAC(媒體訪問(wèn)控制器)模塊設(shè)計(jì)為例。作為實(shí)驗(yàn)，賽靈思反復(fù)原樣復(fù)制OpenCores以太網(wǎng)MAC，直至它們填充帶有693,120個(gè)邏輯單元的Virtex^®-7 690T FPGA。賽靈思又以類(lèi)似的方法填充帶有622,000個(gè)邏輯單元的同類(lèi)競(jìng)爭(zhēng)器件。下圖顯示的是實(shí)驗(yàn)結(jié)果。

　　按邏輯單元數(shù)量來(lái)衡量(一個(gè)“標(biāo)準(zhǔn)”的邏輯單元由一個(gè)4輸入LUT(查找表)和一個(gè)觸發(fā)器組成)，賽靈思Virtex-7 690T器件的原始容量比同類(lèi)競(jìng)爭(zhēng)器件(帶有622,000個(gè)邏輯單元)高出11%。但如圖1所示，如果用Vivado設(shè)計(jì)套件將所有這些以太網(wǎng)MAC模塊實(shí)例填充到賽靈思Virtex-7 690T器件中，賽靈思Virtex-7 690T器件要比同類(lèi)競(jìng)爭(zhēng)器件容納的實(shí)例數(shù)多出36%。這個(gè)實(shí)驗(yàn)表明，Vivado設(shè)計(jì)套件與賽靈思7系列FPGA架構(gòu)結(jié)合使用所產(chǎn)生的效率，要遠(yuǎn)高于同類(lèi)競(jìng)爭(zhēng)工具/器件組合所產(chǎn)生的效率。

　　(注：圖1根據(jù)LUT和Slice計(jì)數(shù)結(jié)果，對(duì)賽靈思7系列All Programmable器件和同類(lèi)競(jìng)爭(zhēng)可編程邏輯器件進(jìn)行比較。賽靈思7系列All Programmable器件slice含四個(gè)6輸入LUT、八個(gè)觸發(fā)器以及相關(guān)的多路復(fù)用器和算術(shù)進(jìn)位邏輯，相當(dāng)于1.6個(gè)邏輯單元。)

圖1：復(fù)制次數(shù)與架構(gòu)資源利用率的對(duì)比

　　Vivado設(shè)計(jì)套件如何最大化器件利用率

　　Vivado設(shè)計(jì)套件之所以能夠?qū)崿F(xiàn)更高的器件利用率，是因?yàn)樗捎酶呒?jí)擬合算法，而且賽靈思7系列可編程邏輯架構(gòu)在每個(gè)Slice內(nèi)采用真正獨(dú)立的LUT。值得注意的是，圖1詳盡地體現(xiàn)了賽靈思7系列的LUT和Slice擬合結(jié)果，兩者均實(shí)現(xiàn)了近100%的利用率。而同類(lèi)競(jìng)爭(zhēng)的可編程邏輯器件在器件利用率僅達(dá)到63%就用盡了可用的Slice。產(chǎn)生這種低利用率的根源歸咎于該競(jìng)爭(zhēng)器件的可編程邏輯架構(gòu)，這種架構(gòu)在許多情況下不允許把兩個(gè)LUT捆綁成一個(gè)物理集群。在完整的設(shè)計(jì)中，這顯然會(huì)產(chǎn)生大量未充分利用的集群。這是由于為了滿足架構(gòu)的引腳共享要求，只有一個(gè)LUT得到使用，而另一個(gè)LUT則不能再用于設(shè)計(jì)中其余的邏輯。這項(xiàng)實(shí)驗(yàn)清楚地表明，用戶可以使用更小的7系列All Programmable來(lái)實(shí)現(xiàn)更大的系統(tǒng)設(shè)計(jì)。

　　在這個(gè)IP模塊擬合實(shí)驗(yàn)中，Vivado設(shè)計(jì)套件與同類(lèi)可編程器件形成了鮮明的對(duì)：Vivado設(shè)計(jì)套件實(shí)現(xiàn)了99%的LUT利用率，而且即便在如此高利用率水平下，它還能在完成設(shè)計(jì)布局布線的同時(shí)，滿足時(shí)序約束。Vivado布局布線算法旨在處理高密度、高難度設(shè)計(jì)，便于用戶將更多邏輯置于該器件中，從而降低用戶的系統(tǒng)材料清單(BOM)成本和系統(tǒng)功耗。

　　理由二：Vivado以可預(yù)測(cè)的結(jié)果提供穩(wěn)健可靠的性能和低功耗

　　出于納米級(jí)IC設(shè)計(jì)的物理原因，互聯(lián)已經(jīng)成為28nm及更高工藝節(jié)點(diǎn)的可編程邏輯器件架構(gòu)的性能瓶頸。Vivado設(shè)計(jì)套件采用先進(jìn)的布局布線算法，可突破該性能瓶頸，而且點(diǎn)擊鼠標(biāo)即可得到高性能結(jié)果。

　　Vivado設(shè)計(jì)套件的分析型布局布線算法能夠同步優(yōu)化包括時(shí)序、互聯(lián)使用和走線長(zhǎng)度在內(nèi)的多重變量，提供可預(yù)測(cè)的設(shè)計(jì)收斂。同時(shí)，Vivado的實(shí)現(xiàn)引擎可保證在邏輯利用率高的大型器件上得到的結(jié)果和在器件利用率較低的設(shè)計(jì)上得到的結(jié)果一樣優(yōu)異。此外，在系統(tǒng)設(shè)計(jì)規(guī)模隨著系統(tǒng)功能的增加而逐步增大的情況下，Vivado既能保持高性能結(jié)果，還能提高各次運(yùn)行結(jié)果間的一致性。

　　如圖2所示，與同類(lèi)競(jìng)爭(zhēng)工具相比，Vivado設(shè)計(jì)套件可隨著利用率的提升提供更出色的性能，同時(shí)還能處理更大規(guī)模的設(shè)計(jì)。