使用賽靈思Vivado設(shè)計(jì)套件的九大理由

　　您以往可能聽(tīng)說(shuō)過(guò)C語(yǔ)言級(jí)硬件綜合。不管您聽(tīng)說(shuō)過(guò)什么，C語(yǔ)言級(jí)算法綜合已成為系統(tǒng)級(jí)設(shè)計(jì)的捷徑。當(dāng)前有超過(guò)400名用戶正在成功利用Vivado高層次綜合(HLS)技術(shù)開(kāi)發(fā)符合C、C++和SystemC語(yǔ)言規(guī)范的賽靈思All Programmable器件用IP硬核。

　　Vivado HLS通過(guò)下列功能，讓系統(tǒng)和設(shè)計(jì)架構(gòu)師走上IP硬核開(kāi)發(fā)的捷徑：

　　♦ 算法描述、數(shù)據(jù)類型規(guī)格(整數(shù)、定點(diǎn)或浮點(diǎn))和接口(FIFO、AXI4、AXI4-Lite、AXI4-Stream)抽象化;
　　♦ 采用可提供最佳QoR(結(jié)果質(zhì)量)的基于指令的架構(gòu)感知型編譯器;
　　♦ 使用C/C++測(cè)試平臺(tái)仿真、自動(dòng)化VHDL/Verilog仿真和測(cè)試臺(tái)生成功能加快模塊級(jí)驗(yàn)證;
　　♦ 發(fā)揮整套Vivado設(shè)計(jì)套件的功能，將生成的IP硬核輕松嵌入基于RTL的設(shè)計(jì)流程中;發(fā)揮Vivado System Generator for DSP的功能，將生成的IP硬核輕松嵌入基于模型的設(shè)計(jì);發(fā)揮Vivado IP集成器(Vivado IP Integrator)的功能，將生成的IP硬核輕松集成到基于模塊的設(shè)計(jì)。

　　這樣硬件設(shè)計(jì)人員就有更多時(shí)間投入到設(shè)計(jì)領(lǐng)域的探索中，即有更多時(shí)間評(píng)估備選架構(gòu)，找出真正理想的設(shè)計(jì)解決方案，輕松應(yīng)對(duì)各種嚴(yán)峻的系統(tǒng)設(shè)計(jì)挑戰(zhàn)。例如設(shè)計(jì)人員將行業(yè)標(biāo)準(zhǔn)的浮點(diǎn)math.h運(yùn)算與Vivado HLS結(jié)合使用，就能夠在實(shí)現(xiàn)較手動(dòng)編碼的RTL更優(yōu)異的QoR的同時(shí)，讓線性代數(shù)算法的執(zhí)行速度呈數(shù)量級(jí)提高(10倍)，如表1所示。

　　表1：Vivado HLS實(shí)現(xiàn)的QoR

　　通過(guò)集成到OpenCV^®環(huán)境中的預(yù)先編寫、預(yù)先驗(yàn)證的視覺(jué)與視頻功能，Vivado HLS還能加速基于賽靈思Zynq^®-7000 All Programmable SoC器件的系統(tǒng)的實(shí)時(shí)Smarter Vision算法的開(kāi)發(fā)工作。此類系統(tǒng)使用運(yùn)行在Zynq SoC的雙核ARM®處理系統(tǒng)上的軟件和位于Zynq SoC高性能FPGA架構(gòu)上的硬件來(lái)運(yùn)行這些算法(如圖6所示)。

圖6：Vivado HLS加快基于OpenCV的開(kāi)發(fā)工作

　　使用Vivado HLS Smarter Vision庫(kù)的各項(xiàng)功能，用戶借助硬件加速就能迅速實(shí)現(xiàn)復(fù)雜像素處理接口和基本視頻分析功能的實(shí)時(shí)運(yùn)行。

　　(如欲立即開(kāi)始使用Vivado HLS，敬請(qǐng)下載《如何使用Vivado高層次綜合的FPGA設(shè)計(jì)》。這是一本以賽靈思對(duì)其主要客戶舉辦的培訓(xùn)為依據(jù)的綜合性用戶指南。該指南可快速向軟件工程師教授如何將軟件算法從處理器上移植到賽靈思All Programmable FPGA和SoC的可編程邏輯上，加快他們的代碼運(yùn)行速度。)

　　理由五：利用System Generator for DSP實(shí)現(xiàn)基于模塊的DSP設(shè)計(jì)集成

　　如上文所述，Vivado設(shè)計(jì)套件系統(tǒng)版本提供System Generator for DSP，這是一款行業(yè)領(lǐng)先的將DSP算法轉(zhuǎn)換為高性能生產(chǎn)質(zhì)量級(jí)硬件的高級(jí)設(shè)計(jì)工具，轉(zhuǎn)換所需時(shí)間僅為傳統(tǒng)RTL設(shè)計(jì)方法的幾分之一。Vivado System Generator for DSP可讓開(kāi)發(fā)人員運(yùn)用業(yè)界最先進(jìn)的All Programmable系統(tǒng)建模工具(MathWorks^®提供的Simulink™和MATLAB™)，無(wú)縫集成那些可用Vivado HLS綜合到硬件中的算術(shù)函數(shù)、SmartCORE™與LogiCORE™ IP、定制RTL以及基于C語(yǔ)言的模塊，從而加速高度并行系統(tǒng)的開(kāi)發(fā)。圖7所示的是使用Vivado HLS和Vivado System Generator for DSP將基于C語(yǔ)言的模塊集成到Simulink中的設(shè)計(jì)流程。

圖7：使用Vivado HLS和Vivado System Generator for DSP將基于C語(yǔ)言的模塊集成到Simulink中

　　Vivado System Generator for DSP提供自動(dòng)定點(diǎn)/浮點(diǎn)硬件生成功能、可將Simulink仿真速度提高1000倍的硬件協(xié)同仿真功能、用于基于RTL的Vivdo設(shè)計(jì)流程的系統(tǒng)集成功能，以及用Vivado IP集成器實(shí)現(xiàn)的基于模塊的設(shè)計(jì)功能，可進(jìn)一步加快系統(tǒng)實(shí)現(xiàn)。

　　理由六：利用Vivado IP集成器實(shí)現(xiàn)基于模塊的IP集成

　　Vivado設(shè)計(jì)套件提供行業(yè)首款即插即用IP集成設(shè)計(jì)環(huán)境Vivado IP集成器 (Vivado IPI)，打破了RTL設(shè)計(jì)生產(chǎn)力的局限性。

　　Vivado IP集成器提供圖形化、腳本編寫(Tcl)、生成即保證正確(correct-by-construction)的設(shè)計(jì)開(kāi)發(fā)流程。此外，它還提供具有器件和平臺(tái)意識(shí)的環(huán)境，以及強(qiáng)大的集成調(diào)試功能，能支持主要IP接口的智能自動(dòng)連接、一鍵式IP子系統(tǒng)生成、實(shí)時(shí)設(shè)計(jì)規(guī)則檢查(DRC)和接口修改傳遞等。

　　設(shè)計(jì)人員在使用Vivado IP集成器建立IP模塊之間的連接時(shí)，工作在抽象的“接口”層面而非“信號(hào)”層面。抽象上升到接口層面大大提高了設(shè)計(jì)人員的生產(chǎn)力。雖然主要使用的是業(yè)界標(biāo)準(zhǔn)的AXI4接口，IP集成器也支持?jǐn)?shù)十種其他常用接口。

　　工作在接口層面的設(shè)計(jì)團(tuán)隊(duì)可以快速組裝采用Vivado HLS與Vivado System Generator for DSP創(chuàng)建的IP、賽靈思SmarteCORE與LogiCORE IP、聯(lián)盟成員IP和專有IP的復(fù)雜系統(tǒng)。結(jié)合使用Vivado IP集成器和Vivado HLS可顯著降低開(kāi)發(fā)成本，僅為使用RTL方法的1/15。