WCSP 在克服各種挑戰(zhàn)的同時(shí)不斷發(fā)展

晶圓芯片級(jí)封裝 (WCSP) 去掉了許多傳統(tǒng)的封裝步驟，例如：裸片焊接、引線接合以及芯片級(jí)倒裝片 (flip chip) 連接工藝等。這種方法使半導(dǎo)體客戶(hù)加速了產(chǎn)品上市進(jìn)程。WCSP 應(yīng)用正擴(kuò)展到一些新領(lǐng)域，并逐漸出現(xiàn)基于引腳數(shù)量和器件類(lèi)型的細(xì)分市場(chǎng)。集成無(wú)源分立 RF 和存儲(chǔ)器件的 WCSP 應(yīng)用也正擴(kuò)展到邏輯 IC 和 MEMS。但是這種發(fā)展也帶來(lái)了許多挑戰(zhàn)，包括裸片尺寸和引腳數(shù)的增長(zhǎng)對(duì)板級(jí)可靠性所產(chǎn)生的影響。本文將介紹我們當(dāng)前面臨的諸多挑戰(zhàn)，以及集成化和硅過(guò)孔 (TSV) 技術(shù)等一些未來(lái)發(fā)展趨勢(shì)。

晶圓芯片級(jí)封裝具有各種裸片尺寸、焊球間距和封裝厚度，這些都是 WCSP 的所有關(guān)鍵實(shí)現(xiàn)因素。

WCSP 在過(guò)去十年獲得了長(zhǎng)足的發(fā)展，已成為主要尺寸封裝之一。WCSP 專(zhuān)業(yè)技術(shù)公司已經(jīng)從一些小公司發(fā)展成為大型封裝分包商，以及一些擁有 150mm、200mm 和 300mm 制造能力（制造能力和趕超能力需求迅速增長(zhǎng)）的大型集成器件廠商。由于早期的一些用戶(hù)集成了無(wú)源器件和分立器件，使應(yīng)用空間也獲得了相當(dāng)大的增長(zhǎng)。

由于 WCSP 已經(jīng)發(fā)展成熟，大型裸片和器件類(lèi)型變得多樣化。在整個(gè)發(fā)展過(guò)程中，始終保留著一個(gè)關(guān)鍵屬性：在不使用倒裝片底層填充 (underfill) 的情況下獲得可靠性（限制裸片尺寸）。

焊球間距始終主要為 0.5mm，而大批量生產(chǎn)時(shí)仍為 0.4mm。0.3mm 的凸焊能力已得到證明，但其采用受到安裝表面貼裝技術(shù) (SMT) 工具集功能、基板成本以及倒裝片底層填充潛在需求的阻礙。

材料組合以及對(duì)工藝條件的理解能力都已得到提高。這些反過(guò)來(lái)又支持更高的可靠性，以及敏感器件更低的固化溫度，例如：存儲(chǔ)器等。
為什么采用 WCSP？

WCSP 具有許多優(yōu)點(diǎn)，包括封裝尺寸縮小、更低的成本、更高的電氣性能以及比傳統(tǒng)封裝相對(duì)簡(jiǎn)單的結(jié)構(gòu)等。相比倒裝片板上組件，WCSP 器件一般不要求倒裝片底層填充。實(shí)際上，已經(jīng)得到證明的是：0.4mm 最小焊球間距和 126 引腳數(shù)的 WCSP 器件并不需要使用倒裝片底層填充來(lái)滿(mǎn)足板級(jí)可靠性要求。隨著 WCSP 尺寸和引腳數(shù)的不斷增加，這一優(yōu)點(diǎn)也受到了挑戰(zhàn)，但如果使用了正確的協(xié)同設(shè)計(jì)策略這種優(yōu)點(diǎn)仍然可以保留。由于 WCSP向 0.3mm 焊球間距轉(zhuǎn)移，很可能會(huì)要求使用倒裝片底層填充來(lái)確保滿(mǎn)足板級(jí)可靠性要求。盡管擁有很多優(yōu)勢(shì)，但也存在眾多挑戰(zhàn)——最明顯的便是可靠性和設(shè)計(jì)挑戰(zhàn)。
挑戰(zhàn)

相當(dāng)多的研究已經(jīng)幫助克服了這些挑戰(zhàn)，而 WCSP 封裝已在許多新的器件類(lèi)型和應(yīng)用得到應(yīng)用。除可靠性和設(shè)計(jì)挑戰(zhàn)以外，其他主要的挑戰(zhàn)還包括測(cè)試和晶圓處理。未來(lái)的一些機(jī)遇（包括 3D/TSV）將帶來(lái)更多的挑戰(zhàn)，從而需要?jiǎng)?chuàng)新型解決方案。

板級(jí)可靠性。一般而言，板級(jí)可靠性 (BLR) 測(cè)試包括溫度周期變化、壓降測(cè)試和彎曲測(cè)試。但是了解對(duì)組件應(yīng)用可靠性的影響也很重要，包括使用實(shí)例和貼裝結(jié)構(gòu)（貼裝至印刷線路板 (PWB) 層壓板模塊還是陶瓷模塊）。焊盤(pán)過(guò)孔和非焊盤(pán)過(guò)孔混合結(jié)構(gòu)使用的一些模塊應(yīng)用在獲得 BLR 方面最為困難。但是，我們可以使用一些協(xié)同設(shè)計(jì)策略來(lái)提高 BLR 性能，包括層疊結(jié)構(gòu)、智能焊球數(shù)量減少以及獨(dú)特的重新分布層 (RDL) 設(shè)計(jì)。

由于移動(dòng)設(shè)備廠商壓低其印刷電路板 (PCB) 上無(wú)源組件的高度，半導(dǎo)體供應(yīng)商也同步降低了封裝高度。結(jié)果，隨著焊料基準(zhǔn)距的減小，板級(jí)溫度周期性能也被降低，因?yàn)楣韬?PCB 材料之間熱膨脹的錯(cuò)配系數(shù)。在低引腳數(shù)模擬器件中，例如：音頻放大器等，這些整體應(yīng)力并不是一個(gè)大問(wèn)題。但是，隨著器件功能增加以及更多組件集成到同一塊硅片中，最遠(yuǎn)焊球 DNP（到中性點(diǎn)的距離）會(huì)更大，從而增加 BLR 風(fēng)險(xiǎn)。