基于CPLD的異步ASI/SDI信號(hào)電復(fù)接光傳輸設(shè)備的設(shè)計(jì)
加入技術(shù)交流群
SIGNAL gnd : std_logic := apos;0apos;;
SIGNAL vcc : std_logic := apos;1apos;;
signal N_25 : std_logic;
signal N_12 : std_logic;
signal N_13 : std_logic;
signal N_15 : std_logic;
signal N_16 : std_logic;
signal N_17 : std_logic;
signal N_21 : std_logic;
signal N_22 : std_logic;
signal N_23 : std_logic;
signal N_24 : std_logic;
begin
I30 : G_D Port Map ( CLK=>N_25, D=>N_13, Q=>N_22 );
I29 : G_D Port Map ( CLK=>N_25, D=>N_16, Q=>N_23 );
I34 : G_OUTPUT Port Map ( I=>N_22, O=>Q0 );
I33 : G_OUTPUT Port Map ( I=>N_23, O=>Q1 );
I2 : G_INPUT Port Map ( I=>CLK, O=>N_25 );
I7 : G_INPUT Port Map ( I=>A, O=>N_12 );
I8 : G_INPUT Port Map ( I=>LD, O=>N_21 );
I6 : G_INPUT Port Map ( I=>B, O=>N_15 );
I12 : G_2OR Port Map ( A=>N_17, B=>N_24, Y=>N_16 );
I16 : G_2AND1 Port Map ( AN=>N_21, B=>N_22, Y=>N_24 );
I21 : G_2AND Port Map ( A=>N_21, B=>N_12, Y=>N_13 );
I20 : G_2AND Port Map ( A=>N_21, B=>N_15, Y=>N_17 );
end SCHEMATIC;
architecture SCHEMATIC of 2BS-P is
SIGNAL gnd : std_logic := apos;0apos;;
SIGNAL vcc : std_logic := apos;1apos;;
signal N_5 : std_logic;
signal N_1 : std_logic;
signal N_3 : std_logic;
signal N_4 : std_logic;
begin
I8 : G_OUTPUT Port Map ( I=>N_4, O=>Q0 );
I1 : G_OUTPUT Port Map ( I=>N_5, O=>Q1 );
I2 : G_INPUT Port Map ( I=>CLK, O=>N_3 );
I3 : G_INPUT Port Map ( I=>SIN, O=>N_1 );
I7 : G_D Port Map ( CLK=>N_3, D=>N_4, Q=>N_5 );
I4 : G_D Port Map ( CLK=>N_3, D=>N_1, Q=>N_4 );
end SCHEMATIC;
編碼部分電路處理過程如圖8所示。收端光模塊收到數(shù)據(jù)后，通過CPLD的解復(fù)接程序恢復(fù)出并行數(shù)據(jù)和同步時(shí)鐘，再通過編碼芯片電路恢復(fù)出原始的高速串行信號(hào)，經(jīng)過電纜驅(qū)動(dòng)芯片驅(qū)動(dòng)后最終由傳輸設(shè)備輸出，完成整個(gè)傳輸過程。其中，編碼電路部分的信號(hào)時(shí)序如圖9所示。
圖8 編碼部分電路處理過程
圖9 編碼電路信號(hào)時(shí)序圖
結(jié)束語
基于CPLD的異步ASI/SDI信號(hào)電復(fù)接光傳輸設(shè)備的設(shè)計(jì)使用了最新的ASI/SDI信號(hào)電復(fù)接/分接技術(shù)，可以實(shí)現(xiàn)兩路信號(hào)的時(shí)分復(fù)用傳輸，替代了以往以波分復(fù)用技術(shù)為基礎(chǔ)的多路異步信號(hào)傳輸模式，大大節(jié)省了生產(chǎn)成本，使產(chǎn)品的市場(chǎng)競(jìng)爭(zhēng)力進(jìn)一步提高。
評(píng)論