基于FPGA的8段數(shù)碼管動態(tài)顯示IP核設(shè)計

2 LED數(shù)碼管結(jié)構(gòu)及驅(qū)動顯示方式
根據(jù)發(fā)光二極管的個數(shù)可將數(shù)碼管分成7段數(shù)碼管和8段數(shù)碼管，8段數(shù)碼管比7段數(shù)碼管多一個用于顯示小數(shù)點的發(fā)光二極管；根據(jù)內(nèi)部連接形式可將數(shù)碼管分成共陽數(shù)碼管與共陰數(shù)碼管，圖1為數(shù)碼管的外形及其內(nèi)部結(jié)構(gòu)圖。

常用的數(shù)碼管顯示驅(qū)動方式有靜態(tài)驅(qū)動與動態(tài)驅(qū)動兩種，靜態(tài)驅(qū)動方式的主要特點是，每個數(shù)碼管都有相互獨立的數(shù)據(jù)線，并且所有的數(shù)碼管被同時點亮；而動態(tài)驅(qū)動方式則是所有數(shù)碼管共用一組數(shù)據(jù)線，數(shù)碼管依次被點亮，因此，動態(tài)驅(qū)動顯示方式每個數(shù)碼管都要有一個點亮控制輸入端口。為節(jié)省I／O端口，此設(shè)計采用動態(tài)顯示方式，所有數(shù)碼管動態(tài)顯示控制時序，全部由FPGA器件產(chǎn)生。

3 數(shù)碼管動態(tài)顯示IP核設(shè)計
根據(jù)數(shù)碼管動態(tài)顯示方式的工作原理，可把數(shù)碼管動態(tài)顯示控制器設(shè)計成IP核，包括任務(wù)邏輯設(shè)計、寄存器文件設(shè)計和Avalon接口設(shè)計3部分。
3．1 任務(wù)邏輯設(shè)計
任務(wù)邏輯實現(xiàn)IP核的基本功能，是IP核設(shè)計的關(guān)鍵。任務(wù)邏輯產(chǎn)生數(shù)碼管動態(tài)顯示時的各種控制時序，并根據(jù)控制時序的先后順序，讀取寄存器文件中的數(shù)據(jù)，并送至數(shù)碼管譯碼器進(jìn)行譯碼，圖2是任務(wù)邏輯框圖。

由圖2知，所設(shè)計的IP核主要由模N計數(shù)器、數(shù)據(jù)選擇和生成器、8段數(shù)碼譯碼器、數(shù)碼管位譯碼器和寄存器文件組成。模N計數(shù)器可根據(jù)參數(shù)N，產(chǎn)生N個狀態(tài)，其狀態(tài)數(shù)與數(shù)碼管個數(shù)相等，每個狀態(tài)依次分給第一個數(shù)碼管；數(shù)碼管位譯碼器的作用是根據(jù)模N計數(shù)器的值(狀態(tài))產(chǎn)生數(shù)碼管位選信號。按順序依次點亮數(shù)碼管，而參數(shù)P的值表示數(shù)碼管的類型(共陽或共陰)，當(dāng)P為高電平時，控制共陰極數(shù)碼管工作；P為低電平時，控制共陽極數(shù)碼管工作。
數(shù)據(jù)選擇和生成器用于根據(jù)計數(shù)器的狀態(tài)選擇數(shù)據(jù)寄存器組的數(shù)據(jù)，還可生成要顯示的數(shù)據(jù)信號，包括數(shù)字與小數(shù)點兩種，當(dāng)小數(shù)點位置寄存器的值與計數(shù)器的值相等時，點亮小數(shù)點位；7段數(shù)碼管譯碼器對輸入的信號譯碼產(chǎn)生譯碼數(shù)據(jù)，該數(shù)據(jù)的最高位是小數(shù)點數(shù)據(jù)，低7位是字符顯示數(shù)據(jù)。
3．2 寄存器文件設(shè)計
為實現(xiàn)任務(wù)邏輯單元與外界數(shù)據(jù)交換，要定義一組寄存器，稱為寄存器文件，并為這些寄存器分配地址。根據(jù)圖2，在此IP核中共定義10個寄存器，表1為其功能和地址偏移量。