集成電路Cu互連線的XRD研究
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時(shí)間：2009-04-16
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2．3 Ru上Cu電鍍
圖3為在Ru襯底上脈沖電鍍Cu，不同織構(gòu)系數(shù)隨電流密度的變化曲線。實(shí)驗(yàn)條件為固定ton=8 ms，toff=2ms，改變電流密度。添加劑對(duì)織構(gòu)的影響情況和圖l直流電鍍的情況類(lèi)似，添加劑對(duì)鍍層織構(gòu)的影響很明顯，無(wú)添加劑時(shí)，(111)晶面為單一擇優(yōu)晶面，擇優(yōu)程度較高；有添加劑時(shí)，Ru上的Cu鍍層在大于4 A／dm2時(shí)也呈現(xiàn)(111)擇優(yōu)。本文引用地址：http://www.ex-cimer.com/article/188973.htm
2．4 不同Cu鍍層厚度的織構(gòu)
圖4為有添加劑時(shí)，脈沖電鍍織構(gòu)系數(shù)隨鍍層厚度(d)的變化曲線?？梢?jiàn)，在鍍層厚度為O~10μm，隨著厚度的增加， (311)幾乎保持恒定，(111)和(200)晶面線性減小，而(220)和(222)晶面單調(diào)增加。當(dāng)鍍層厚度超過(guò)5μm時(shí)，(222)成為擇優(yōu)晶面。
一般認(rèn)為，當(dāng)Cu鍍層太薄時(shí)，織構(gòu)受到較強(qiáng)基體效應(yīng)的影響，電沉積條件對(duì)晶面的影響很小，因此籽晶層的晶面在很大程度上決定了鍍層的晶面情況。當(dāng)Cu鍍層超過(guò)4μm后，就基本不受基體外延的影響，主要由電沉積條件決定，形成絕對(duì)優(yōu)勢(shì)的擇優(yōu)晶面取向。
3 結(jié)論
Cu互連是目前深亞微米集成電路的主流技術(shù)。Cu鍍層的織構(gòu)和擇優(yōu)取向與電沉積條件、添加劑、鍍層厚度以及襯底等因素密切相關(guān)。通過(guò)硫酸鹽體系電鍍獲得的Cu鍍層，本文用XRD研究了不同條件對(duì)Cu鍍層性能的影響，以及不同厚度Cu鍍層的織構(gòu)情況。實(shí)驗(yàn)結(jié)果表明，對(duì)于在各種條件下獲得的1 μm Cu鍍層，均呈現(xiàn)(111)晶面擇優(yōu)，這樣的鍍層在集成電路Cu互連線中有較好的抗電遷移性能。
評(píng)論