基于FPGA的實時視頻信號處理平臺的設計

摘要：提出一種基于FPGA的實時視頻信號處理平臺的設計方法，該系統(tǒng)接收低幀率數(shù)字YCbCr視頻信號，對接收的視頻信號進行格式和彩色空間轉換、像素和，利用片外SDRAM存儲器作為幀緩存且通過時序控制器進行幀率提高，最后通過VGA控制模塊對圖像信號進行像素放大并在VGA顯示器上實時顯示。整個設計使用Verilog HDL語言實現(xiàn)，采用Altera公司的EP2S60F1020C3N芯片作為核心器件并對功能進行了驗證。
關鍵詞：現(xiàn)場可編程邏輯門陣列；同步動態(tài)隨機存儲器；圖像處理；視頻圖形陣列

一般視頻處理后的實時顯示終端不能脫離PC機的束縛，而且數(shù)字圖像傳感器輸出的圖像幀率也比較低，分辨率也隨著半導體行業(yè)的發(fā)展有了很大的提高，因此為了輸出的圖像能直接在VGA顯示器上顯示，需要對圖像進行幀率提升、彩色空間轉換等處理。FPGA器件具有可重復編程的靈活性以及并行處理能力，并且隨著微處理器、專用硬件單元、DSP算法以及IP核的嵌入使其功能越來越強大。本系統(tǒng)的設計是基于Altera公司的EP2S60系列的開發(fā)板，板上集成兩片SDRAM存儲芯片、視頻輸入接口和VGA輸出接口。

1 系統(tǒng)方案
設計的實時視頻信號處理顯示平臺總框圖如圖1所示。

CCD數(shù)字圖像傳感器口I輸出分辨率為720×576，幀率為25 Hz的8位YChCr彩色空間信號，進入FPCA后，FPGA內部的圖像處理模塊將視頻信號從YChCr信號轉換成RGB空間信號，同時分辨率提升到1024*768，存儲控制模塊將幀數(shù)據(jù)存入SDRAM作為緩存，采用“乒乓”存儲機制，然后通過同步VGA顯示控制模塊產生的60 Hz1024×768的行、場掃描時序把每幀圖像的幀頻從25 Hz提高到60 Hz并輸出，經過DA和VGA接口后實時的顯示在VGA顯示器上。

2 系統(tǒng)內部模塊設計
2．1 圖像處理模塊
圖像處理部分內部功能模塊如圖2所示。

輸入的8位圖像信號以YCbCr(4：2：2)格式進入輸入緩存FIFO，然后通過格式轉換模塊將8位的YCbCr信號轉換為16位的YCbCr信號，方法為在連續(xù)兩個時鐘下讀取兩次8位的數(shù)據(jù)然后合并到一個16位寄存器中，接著將16位的YCbCr(4：2：2)格式信號采用臨近差值算法生成24位的YCbCr(4：4：4)格式信號，再將24位的YCbCr格式信號根據(jù)CCIR-601標準轉換到RGB(8：8：8)彩色空間，數(shù)字YCbCr彩色空間到RGB
彩色空間轉換的公式為：

其中Y的取值范圍是(16，240)，Cb、Cr的取值范圍是(16，235)，所有運算均調用FPGA內部自帶的乘法和實現(xiàn)。最后將24位的RGB彩色空間信號輸出到緩存FIFO，供SDRAM存儲使用。圖像處理模塊設計如圖3所示。