運(yùn)用智能的調(diào)試和綜合技術(shù)隔離FPGA設(shè)計(jì)中的錯(cuò)誤

通過導(dǎo)出模塊隔離問題

您可將故障模塊作為完全獨(dú)立的綜合項(xiàng)目導(dǎo)出，以便專門對(duì)該模塊進(jìn)行調(diào)試。導(dǎo)出過程會(huì)產(chǎn)生隔離的綜合項(xiàng)目，其中包含所有該模塊的源文件、語言標(biāo)準(zhǔn)和編譯庫，以及所含文件的目錄路徑和路徑順序，以達(dá)到對(duì)該模塊進(jìn)行單獨(dú)綜合與調(diào)試的目的。如前一節(jié)所示，出現(xiàn)錯(cuò)誤的模塊會(huì)自動(dòng)在設(shè)計(jì)數(shù)據(jù)庫中標(biāo)出錯(cuò)誤屬性，并在設(shè)計(jì)原理圖中突出顯示，便于對(duì)該模塊進(jìn)行查找和提取。

為了導(dǎo)出模塊及其所有相關(guān)源文件進(jìn)行隔離調(diào)試，應(yīng)首先在Synplify Pro/Premier 軟件GUI 中(圖4)的設(shè)計(jì)分級(jí)視圖或RTL視圖中選擇設(shè)計(jì)模塊或?qū)嵗缓簏c(diǎn)擊右鍵并在彈出菜單中選擇“Generate Dependent File List”。

將每個(gè)分級(jí)模塊的錯(cuò)誤進(jìn)行修復(fù)后，您可將其再集成到設(shè)計(jì)中，既可作為RTL在整個(gè)設(shè)計(jì)環(huán)境中重新綜合(自上而下的綜合流程)，也可作為網(wǎng)表(自下而上的流程)進(jìn)行綜合(見圖5)。

要滿足時(shí)序要求就不可避免地要用到設(shè)計(jì)分級(jí)，這可能會(huì)帶來挑戰(zhàn)。層級(jí)界限可能會(huì)限制性能，除非為設(shè)計(jì)的每個(gè)層級(jí)分區(qū)建立時(shí)序預(yù)算。使用RTL分區(qū)(也稱為手動(dòng)鎖定編譯點(diǎn))時(shí)，一些工具能自動(dòng)設(shè)置時(shí)序預(yù)算。Synplify Pro/Premier 軟件還能提供自動(dòng)編譯點(diǎn)，能創(chuàng)建自動(dòng)分區(qū)，比方說通過多處理加速運(yùn)行速度。預(yù)算功能為每個(gè)RTL分區(qū)建立接口邏輯模型(ILM)，這樣軟件就能知道如何滿足每個(gè)分區(qū)的時(shí)序目標(biāo)。這樣，您可為每個(gè)編譯點(diǎn)指定一個(gè)約束文件，從而覆蓋手動(dòng)鎖定編譯點(diǎn)自動(dòng)時(shí)序預(yù)算。

Synopsy 近期進(jìn)行的全球用戶調(diào)查發(fā)現(xiàn)，59% 的設(shè)計(jì)人員認(rèn)為“設(shè)計(jì)規(guī)范的正確性”是最重要的設(shè)計(jì)挑戰(zhàn)之一。這個(gè)挑戰(zhàn)會(huì)造成設(shè)計(jì)延期，最壞情況下可能導(dǎo)致設(shè)計(jì)失敗。設(shè)計(jì)工具必須能盡早捕捉到錯(cuò)誤，并就設(shè)計(jì)工作提供更高的可視化，確保設(shè)計(jì)規(guī)范得到有效驗(yàn)證和修復(fù)。這些工具還必須就提出的設(shè)計(jì)修復(fù)方案提供反饋途徑。