FPGA設計小Tips：如何正確使用FPGA的時鐘資源

把握DCM、PLL、PMCD和MMCM知識是穩(wěn)健可靠的時鐘設計策略的基礎。賽靈思在其FPGA中提供了豐富的時鐘資源，大多數(shù)設計人員在他們的FPGA設計中或多或少都會用到。不過對FPGA設計新手來說，什么時候用DCM、PLL、PMCD和MMCM四大類型中的哪一種，讓他們頗為困惑。賽靈思現(xiàn)有的FPGA中沒有一款同時包含這四種資源(見表1)。

這四大類中的每一種都針對特定的應用。例如，數(shù)字時鐘管理器(DCM)適用于實現(xiàn)延遲鎖相環(huán)(DLL)、數(shù)字頻率綜合器、數(shù)字移相器或數(shù)字頻譜擴展器。 DCM還是鏡像、發(fā)送或再緩沖時鐘信號的理想選擇。另一種時鐘資源相位匹配時鐘分頻器(PMCD)可用于實現(xiàn)相位匹配分配時鐘或相位匹配延遲時鐘。

鎖相環(huán)(PLL)和混合模式時鐘管理器(MMCM)處理的工作有許多是相同的，比如頻率綜合、內(nèi)外部時鐘抖動濾波、時鐘去歪斜等。這兩種資源也可用于鏡像、發(fā)送或再緩沖時鐘信號。

在深思設計實現(xiàn)細節(jié)時，把這些通常用法記在心里，有助于理清時鐘選擇的思路。對于長期產(chǎn)品發(fā)展規(guī)劃而言，在制定合適的時鐘策略時，應考慮各個器件系列之間的兼容性。下面讓我們深入了解一下這些時鐘資源。

您可以使用DCM將時鐘源的輸入時鐘信號相乘，生成高頻率時鐘信號。與此類似，可以將來自高頻率時鐘源的輸入時鐘信號相除，生成低頻率時鐘信號。

數(shù)字時鐘管理器

顧名思義，數(shù)字時鐘管理器(DCM)是一種用于管理時鐘架構(gòu)并有助于時鐘信號成形和操控的模塊。DCM內(nèi)含一個延遲鎖相環(huán)(DLL)，可根據(jù)輸入時鐘信號，去除DCM輸出時鐘信號的歪斜，從而避免時鐘分配延遲。

DLL 內(nèi)含一個延遲元件和控制邏輯鏈路。延遲元件的輸出是輸入時鐘延遲所得。延遲時間取決于延遲元件在延遲鏈路中的位置。這種延遲體現(xiàn)為針對原始時鐘的相位改變或相移，這就是所謂的“數(shù)字相移”。圖1所示的即為Virtex-4器件中的典型DCM模塊。根據(jù)Virtex-4FPGA用戶指南(UG070，2.6 版本)的介紹，Virtex-4中有三種不同的DCM原語。

一般來說，DLL與PLL類似。但與PLL不同的是DLL不含壓控振蕩器(VCO)。PLL會一直存儲相位和頻率信息，而DLL只存儲相位信息。因此，DLL略比PLL穩(wěn)定。DLL和PLL這兩種類型都可以使用模擬和數(shù)字技術設計，或者混合兩種技術設計。但賽靈思器件中的DCM采用全數(shù)字化設計。

由于DCM可以在時鐘路徑上引入延遲，比如您就可使用DCM可以精確地為DRAM生成行和列訪問選通信號的時序。與此類似，數(shù)據(jù)總線上的各個數(shù)據(jù)位可以在不同的時間到達。為了正確對數(shù)據(jù)位采樣，接收端的時鐘信號必須適當?shù)嘏c所有數(shù)據(jù)位的到達保持同步。如果接收器使用發(fā)射時鐘，可能會要求延遲從發(fā)送端到接收端的時鐘信號。

有時設計可能需要一個更高的時鐘頻率來運行FPGA上的邏輯。但是，只有低頻率輸出的時鐘源可以用。此時可以使用DCM將時鐘源的輸入時鐘信號相乘，生成高頻率時鐘信號。與此類似，可以將來自高頻率時鐘源的輸入時鐘信號相除，生成低頻率時鐘信號。這種技術稱為“數(shù)字頻率綜合”。

設計人員使用擴頻時鐘并通過調(diào)制時鐘信號來降低時鐘信號的峰值電磁輻射。未經(jīng)調(diào)制的時鐘信號的峰值會產(chǎn)生高電磁輻射。但經(jīng)調(diào)制后，電磁輻射被擴展到一系列時鐘頻率上，從而降低了所有頻點的輻射。一般來說，如果需要滿足一定的最大電磁輻射要求和在FPGA上執(zhí)行高速處理的時候(比如說通信系統(tǒng)中接收器使用的解串器)，就需要使用擴頻時鐘。因此，F(xiàn)PGA中的DCM將乘以輸入擴頻時鐘信號，在內(nèi)部生成高頻時鐘信號。 DCM的輸出必須準確地跟隨擴頻時鐘，以保持相位和頻率對齊并更新去歪斜和相移。DCM相位和頻率對齊的惡化會降低接收器的歪斜裕量。

建立時鐘的鏡像需要將時鐘信號送出FPGA器件，然后又將它接收回來?？梢允褂眠@種方法為多種器件的板級時鐘信號去歪斜。DCM能夠把時鐘信號從FPGA發(fā)送到另一個器件。這是因為FPGA的輸入時鐘信號不能直接路由到輸出引腳，沒有這樣的路由路徑可用。如果僅需要發(fā)送時鐘信號，那么使用DCM將時鐘信號發(fā)送到輸出引腳，可以確保信號的保真度。另外也可選擇在時鐘信號發(fā)送之前，將DCM輸出連接到ODDR觸發(fā)器。當然也可以選擇不使用DCM，僅使用ODDR 來發(fā)送時鐘信號。往往時鐘驅(qū)動器需要將時鐘信號驅(qū)動到設計的多個組件。這會增大時鐘驅(qū)動器的負荷，導致出現(xiàn)時鐘歪斜及其它問題。在這種情況下，需要采用時鐘緩沖來平衡負載。

時鐘可以連接到FPGA上的一系列邏輯塊上。為確保時鐘信號在遠離時鐘源的寄存器上有合適的上升和下降時間(從而將輸入輸出時延控制在允許的范圍內(nèi))，需要在時鐘驅(qū)動器和負載之間插入時鐘緩沖器。DCM可用作時鐘輸入引腳和邏輯塊之間的時鐘緩沖器。

最后，還可以使用DCM將輸入時鐘信號轉(zhuǎn)換為差分I/O標準信號。例如，DCM可以將輸入的LVTTL時鐘信號轉(zhuǎn)換為LVDS時鐘信號發(fā)送出去。