可將數(shù)據(jù)轉(zhuǎn)換器IP成功集成到系統(tǒng)芯片的12種設(shè)計(jì)技

技術(shù)5：保持差分走線

為確保模擬差分信號(hào)的共模噪聲抑制達(dá)到最佳效果，設(shè)計(jì)師應(yīng)根據(jù)電阻、長(zhǎng)度、電容性負(fù)載和其他信號(hào)的寄生電容耦合、邦定線特征和印刷電路板(PCB)線路等等，對(duì)差分信號(hào)布線匹配。圖6是從模擬-數(shù)字轉(zhuǎn)換器到I/O匹配后的輸入(紅色Vinp和藍(lán)色Vinn)布線.

技術(shù)6：限制電阻壓降或阻抗

可通過以下方式確保布線串聯(lián)電阻不超過數(shù)據(jù)轉(zhuǎn)換器提供商注明的最大電阻值：

△盡量縮短布線距離

△使用寬金屬布線

△盡量使用多個(gè)金屬層走線

△使用大量過孔進(jìn)行連接

數(shù)字輸出/輸入布線還要求認(rèn)真仔細(xì)地部署。但是，由于布線是在自動(dòng)數(shù)字集成流程中處理，它們的部署自然需要遵循相應(yīng)的技術(shù)，因此不在本文討論之列。

3. 保持低時(shí)鐘抖動(dòng)

基于數(shù)據(jù)轉(zhuǎn)換器的系統(tǒng)性能，如通訊接口，取決于采樣時(shí)鐘的質(zhì)量。模擬-數(shù)字轉(zhuǎn)換器信號(hào)采樣瞬間的不確定性增加了轉(zhuǎn)換噪聲，因而降低了轉(zhuǎn)換器性能。采樣瞬間的不確定性稱為“抖動(dòng)”。時(shí)鐘抖動(dòng)(σtclk)決定了數(shù)據(jù)轉(zhuǎn)換器可達(dá)到的最大理論SNR(信噪比)值。圖7顯示信噪比是采樣時(shí)鐘抖動(dòng)的一個(gè)函數(shù)，將信噪比、時(shí)鐘抖動(dòng)和信號(hào)頻率(Fin)關(guān)聯(lián)起來。以模擬-數(shù)字轉(zhuǎn)換器固有的65dB信噪比(SNRADC)為例。

從圖7可以看出，采樣時(shí)鐘抖動(dòng)對(duì)轉(zhuǎn)換性能(信噪比)的影響與系統(tǒng)處理低頻率信號(hào)無關(guān)。但是，采樣時(shí)鐘抖動(dòng)的影響隨著所處理信號(hào)的頻率增強(qiáng)而增加

因此，系統(tǒng)芯片設(shè)計(jì)師在設(shè)計(jì)中必須考慮到這種影響，可以采用以下技術(shù)保證采樣時(shí)鐘質(zhì)量：

技術(shù)7：將時(shí)鐘源靠近數(shù)據(jù)轉(zhuǎn)換器

將鎖相環(huán)靠近數(shù)據(jù)轉(zhuǎn)換器，可降低外部信號(hào)耦合到時(shí)鐘線并造成時(shí)鐘抖動(dòng)的可能性。

技術(shù)8：檢查時(shí)鐘沿速率

對(duì)于時(shí)鐘路徑上的任何電路而言，應(yīng)保證有足夠的驅(qū)動(dòng)強(qiáng)度限制時(shí)鐘的轉(zhuǎn)換速率。時(shí)鐘沿轉(zhuǎn)換時(shí)間長(zhǎng)會(huì)增加噪聲敏感性，因而增加抖動(dòng)(如圖8所示)。根據(jù)經(jīng)驗(yàn)，~100ps的轉(zhuǎn)換時(shí)間是適當(dāng)?shù)摹?center>

技術(shù)9：盡量減小電源域轉(zhuǎn)換

由于信號(hào)沿著時(shí)鐘網(wǎng)絡(luò)進(jìn)展，并在不同的電源域進(jìn)行轉(zhuǎn)換，信號(hào)會(huì)受到不同電源的電源噪聲耦合的影響。這會(huì)導(dǎo)致抖動(dòng)增加。因此，時(shí)鐘路徑中的所有緩沖器應(yīng)由同一個(gè)電源域(無論是源極電源或終極電源)供應(yīng)電源。

圖9是系統(tǒng)芯片內(nèi)時(shí)鐘分布網(wǎng)絡(luò)的示例。如圖所示，鎖相環(huán)在vdd2電源域生成時(shí)鐘為四個(gè)模塊所用，它們是：兩個(gè)模擬-數(shù)字轉(zhuǎn)換器(ADC1和ADC2)、一個(gè)數(shù)字-模擬轉(zhuǎn)換器和一個(gè)通用邏輯塊。在這個(gè)圖中，repeater單元由源極電源(鎖相環(huán)buffer，vdd2)或是由終極電源(vddadc1、vdddac、vddadc2或vddotr)供電。