高階QAM定時(shí)同步的MATLAB仿真及其FPGA實(shí)現(xiàn)

3 定點(diǎn)仿真到FPGA設(shè)計(jì)實(shí)現(xiàn)

定點(diǎn)仿真是在浮點(diǎn)仿真的基礎(chǔ)上，通過(guò)限定各個(gè)變量的精度，分析有限字長(zhǎng)對(duì)系統(tǒng)性能的影響，權(quán)衡資源消耗和系統(tǒng)性能，從而得出各個(gè)信號(hào)合適的位寬，為FPGA實(shí)現(xiàn)做好準(zhǔn)備。

圖4是定時(shí)同步硬件實(shí)現(xiàn)的系統(tǒng)框圖。clk是I、Q兩路輸入信號(hào)的同步時(shí)鐘,也是主系統(tǒng)時(shí)鐘,此處為102.4 MHz(系統(tǒng)采樣率)。reset是全局同步復(fù)位信號(hào)，當(dāng)其為有效電平時(shí)，步長(zhǎng)w初始化為Ts/Ti，這里為0.5;分?jǐn)?shù)間隔u可以初始化為任何值，這里取0;其余寄存器都初始化為0。I_in和Q_in是定時(shí)同步的兩路輸入信號(hào)，從整個(gè)接收機(jī)的角度來(lái)看是DDC模塊的輸出。I_out和Q_out是定時(shí)同步的輸出數(shù)據(jù)，送給接收機(jī)的均衡模塊。clkout是輸出數(shù)據(jù)的同步時(shí)鐘。control模塊就是1.4節(jié)中的插值控制器，當(dāng)數(shù)控振蕩器溢出，插值控制信號(hào)nco為1，同時(shí)按式(3)更新分?jǐn)?shù)間隔u;當(dāng)數(shù)控振蕩器不溢出，則信號(hào)nco為0，分?jǐn)?shù)間隔u保持原值。這兩個(gè)信號(hào)(nco和u)與I、Q兩路輸入信號(hào)一起送給interpolator模塊(插值濾波器),需要強(qiáng)調(diào)的是，nco信號(hào)也作為后面兩個(gè)模塊的控制信號(hào)，用以控制數(shù)據(jù)流動(dòng)的節(jié)拍。兩路數(shù)據(jù)經(jīng)過(guò)match_filter模塊(匹配濾波器)后進(jìn)入err_step模塊，該模塊包括定時(shí)誤差提取和環(huán)路濾波器兩個(gè)部分，用以得到步長(zhǎng)w的更新值然后反饋給control模塊進(jìn)行下一輪的計(jì)算，并且對(duì)其輸入數(shù)據(jù)進(jìn)行兩倍抽取得到定時(shí)同步的輸出信號(hào)。

圖5是Quartus功能仿真波形圖，可以看出環(huán)路收斂前nco信號(hào)存在一定的抖動(dòng)，導(dǎo)致輸出時(shí)鐘clkout并不是規(guī)則的時(shí)鐘信號(hào)，同樣存在抖動(dòng)。環(huán)路內(nèi)部的數(shù)據(jù)流動(dòng)都是在nco信號(hào)的控制節(jié)拍下進(jìn)行的。

將Quartus 功能仿真后的波形數(shù)據(jù)讀取到MATLAB的工作空間中，可以得到分?jǐn)?shù)間隔收斂曲線(圖6)和收斂后輸出星座圖(圖7)，通過(guò)比較發(fā)現(xiàn)，Quartus功能仿真結(jié)果與MATLAB浮點(diǎn)仿真結(jié)果基本一致。

對(duì)于高階高碼率QAM調(diào)制系統(tǒng)，設(shè)計(jì)并實(shí)現(xiàn)了一種定時(shí)同步結(jié)構(gòu)，該結(jié)構(gòu)能夠提前獨(dú)立于載波同步單獨(dú)完成。MATLAB仿真和Quartus功能仿真結(jié)果表明，系統(tǒng)具有良好的性能。最后，通過(guò)時(shí)序分析，硬件系統(tǒng)的最高運(yùn)行頻率可以達(dá)到200 MHz，完全滿足采樣率102.4 MHz的要求。