基于FPGA的可配置FFT_IFFT處理器的設(shè)計與實現(xiàn)

2.4 乒乓RAM設(shè)計

為了滿足無線移動通信要求，實現(xiàn)對連續(xù)數(shù)據(jù)流和突發(fā)數(shù)據(jù)流的處理，本文設(shè)計的FFT/IFFT處理器采用了輸入、輸出雙乒乓結(jié)構(gòu)，保證了系統(tǒng)高吞吐率的要求。設(shè)計共使用4組RAM(RAM0～RAM3)，每組RAM劃分為4塊存儲器。輸入數(shù)據(jù)寫入RAM0組中的4塊存儲器，寫完后開始寫入RAM1，與此同時，從RAM0組中讀出數(shù)據(jù)送入蝶形單元進(jìn)行計算，其結(jié)果按照同址計算規(guī)則寫回相應(yīng)的地址，直到M級蝶形運算完成后，最終的計算結(jié)果寫入RAM2。RAM2寫滿后，即可從RAM2讀出計算結(jié)果，同時RAM1組中的數(shù)據(jù)將被讀出送入蝶形單元進(jìn)行運算，其運算結(jié)果按照同址運算規(guī)律送回RAM1存儲，M級蝶形運算完成后，最終結(jié)果寫入RAM3組，RAM3寫滿后即可從中讀出運算結(jié)果。

2.5 無沖突并行地址設(shè)計[4]

4路并行數(shù)據(jù)處理結(jié)構(gòu)需要保證每次讀取的一組數(shù)據(jù)分別存儲在不同的RAM中，否則在數(shù)據(jù)讀取時會產(chǎn)生地址沖突[5]。本設(shè)計中RAM地址采用二維地址，其中地址x表示每塊RAM中數(shù)據(jù)地址，y表示數(shù)據(jù)來自RAM塊的標(biāo)號。

3 FPGA實現(xiàn)及測試分析

本文FFT/IFFT處理器采用Verilg硬件語言描述，在Mentor公司的Modelsim仿真平臺上進(jìn)行了RTL功能仿真及時序仿真，其結(jié)果與Matlab仿真結(jié)果進(jìn)行比較顯示正確。處理器采用了Xilinx 公司Virtex-Ⅱ xc22v500 芯片進(jìn)行了驗證，在SMIC COMS 0.18 ?滋m工藝下對設(shè)計的處理器進(jìn)行了綜合仿真。結(jié)果顯示：完成64點16 bit符號數(shù)復(fù)數(shù)FFT運算只需要50個時鐘周期，完成256點FFT運算需要256個時鐘周期，最大時鐘頻率可以達(dá)到167 MHz，處理器的單元核心面積為1.4 mm2。設(shè)計完全滿足了無線移動手持終端設(shè)備高速小面積的設(shè)計要求。