基于FPGA與有限狀態(tài)機(jī)的高精度測(cè)角系統(tǒng)的設(shè)計(jì)與實(shí)

3 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

3.1 軟硬件平臺(tái)

根據(jù)以上分析，編碼器輸出的原始信號(hào)經(jīng)過(guò)有限狀態(tài)機(jī)處理后，得到了四倍頻的輸出信號(hào)。本系統(tǒng)采用FPGA實(shí)現(xiàn)四倍頻控制和計(jì)數(shù)功能,與用分立器件構(gòu)成的倍頻計(jì)數(shù)電路相比，具有穩(wěn)定度高，移植性靈活，可靠性好的特點(diǎn)。

硬件采用Altera公司的Cyclone系列FPGA芯片EP1C12Q240，編譯環(huán)境為Quartus II 5.1集成開發(fā)環(huán)境。在Quartus II的開發(fā)環(huán)境中，可以通過(guò)兩種方法來(lái)實(shí)現(xiàn)Mealy有限狀態(tài)機(jī)。第一采用硬件描述語(yǔ)言，第二通過(guò)Quartus II中的狀態(tài)機(jī)編輯工具來(lái)完成。本設(shè)計(jì)采用硬件描述語(yǔ)言來(lái)實(shí)現(xiàn)狀態(tài)機(jī)設(shè)計(jì)。

3.2 程序設(shè)計(jì)

為了提高系統(tǒng)的實(shí)用性和穩(wěn)定性，濾掉信號(hào)上的毛刺，在A、B相信號(hào)進(jìn)入狀態(tài)機(jī)前，先設(shè)計(jì)一個(gè)濾波器進(jìn)行初次濾波，每個(gè)信號(hào)用4個(gè)D觸發(fā)器和1個(gè)判決器來(lái)濾波;觸發(fā)器由時(shí)鐘SCLK驅(qū)動(dòng)。小于一個(gè)SCLK時(shí)鐘周期的毛刺，都被濾波器濾掉了。濾波器的原理圖如圖5所示[6-7]。

整個(gè)程序的設(shè)計(jì)是采用圖形和語(yǔ)言相結(jié)合的方法來(lái)實(shí)現(xiàn)的。頂層設(shè)計(jì)采用圖形文件，頂層模塊的結(jié)構(gòu)圖如圖6所示。

內(nèi)部的狀態(tài)機(jī)模塊采用VHDL語(yǔ)言來(lái)實(shí)現(xiàn)。頂層模塊包含兩個(gè)模塊，一個(gè)濾波器模塊，該模塊根據(jù)三選二判決的原理來(lái)濾掉毛刺;另一個(gè)模塊是狀態(tài)機(jī)模塊，最終輸出編碼器計(jì)數(shù)的結(jié)果。Input[0]和input[1]輸入引腳分別連接增量型編碼器A相和B相信號(hào)。q[31..0]為32位的計(jì)數(shù)器，輸出當(dāng)前編碼器的計(jì)數(shù)值，dirout是編碼器的旋轉(zhuǎn)方向信號(hào)。

程序設(shè)計(jì)完成后，在仿真工具modelsim下進(jìn)行波形仿真。仿真結(jié)果如圖7所示。從圖中看出，計(jì)數(shù)器能夠?qū)崿F(xiàn)正向與反向計(jì)數(shù)，可以有效濾除脈沖上的抖動(dòng)，獲得精確的計(jì)數(shù)值。

本文提出了一種基于有限狀態(tài)機(jī)的高精度測(cè)量系統(tǒng)，在FPGA上用有限狀態(tài)機(jī)實(shí)現(xiàn)了編碼器輸出脈沖的去抖，并通過(guò)32位計(jì)數(shù)器實(shí)現(xiàn)精確計(jì)數(shù)。最終在ARM處理器上完成角度的計(jì)算。通過(guò)大量反復(fù)試驗(yàn)，試驗(yàn)結(jié)果表明本文介紹的方法具有精度高、成本低、接口兼容性高、可靠性高、可移植性好等優(yōu)點(diǎn)，可以有效抑制噪聲干擾，獲得高精度的角度數(shù)據(jù)。該方法已經(jīng)成功應(yīng)用在激光跟蹤測(cè)量系統(tǒng)中，該技術(shù)的推廣可以取得良好的經(jīng)濟(jì)效益，具有重要實(shí)用意義。