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基于FPGA的可逆數(shù)制轉(zhuǎn)碼器設(shè)計

作者：時間：2013-03-05 來源：網(wǎng)絡(luò)

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2．2 可逆轉(zhuǎn)碼器的功能模塊設(shè)計
上述基于FPGA的二-十進制(BCD)可逆轉(zhuǎn)碼器設(shè)計方案，關(guān)鍵就在于要做好最底層模塊(4 b轉(zhuǎn)碼模塊)的優(yōu)化設(shè)計，對4 b轉(zhuǎn)碼模塊的不同Verilog HDL描述方式也會帶來不同的實現(xiàn)代價；通過不同描述方式比較最終確定使用結(jié)構(gòu)描述來實現(xiàn)4 b可逆轉(zhuǎn)碼模塊(Bin／Bcd_4)，根據(jù)參考文獻[4-5，10]，采用卡諾圖和Multisim軟件化簡得到最簡邏輯函數(shù)式如圖2所示。再通過4 b轉(zhuǎn)碼模塊層次實例化分別構(gòu)造5 b轉(zhuǎn)碼模塊(Bin／Bcd_5)和6 b轉(zhuǎn)碼模塊(Bin／Bcd_6)，如圖3所示。

本文引用地址：http://www.ex-cimer.com/article/189669.htm

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關(guān)鍵詞： FPGA 數(shù)制 轉(zhuǎn)碼

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