10G以太網(wǎng)光接口的FPGA實(shí)現(xiàn)

4 設(shè)計(jì)驗(yàn)證

4.1 設(shè)計(jì)驗(yàn)證方法

為了驗(yàn)證該電路設(shè)計(jì)的正確性，對(duì)電路的可靠性進(jìn)行了測(cè)試。在該FPGA設(shè)計(jì)系統(tǒng)中加入一個(gè)偽隨機(jī)數(shù)列(PRBS)產(chǎn)生和檢查電路。由于Xilinx公司的Virtex6型芯片中的IP核GTP中含有偽隨機(jī)數(shù)列(PRBS)產(chǎn)生和檢測(cè)電路，所以本文采用其內(nèi)部電路自動(dòng)生成PRBS并經(jīng)過(guò)整個(gè)10 Gb/s的以太網(wǎng)高速數(shù)據(jù)鏈路，最終由其檢測(cè)電路來(lái)檢驗(yàn)數(shù)據(jù)傳輸中是否出現(xiàn)誤碼。測(cè)試方案如圖2所示。FPGA中用于產(chǎn)生和檢測(cè)PRBS的GTX核為4個(gè)，每一個(gè)分別對(duì)應(yīng)一個(gè)2.5G鏈路。

圖2 測(cè)試方案

由Xilinx公司給出的GTP的用戶說(shuō)明[9]可知，分別設(shè)置信號(hào)TXENPRBSTST0、TXENPRBSTST1、RXENPRBSTST0以及RXENPRBSTST1的值為01，而信號(hào)INTDATAWIDTH的值為1，其產(chǎn)生的偽隨機(jī)數(shù)列類型為PRBS7。產(chǎn)生PRBS7數(shù)列的多項(xiàng)式為1+X6+X7，數(shù)據(jù)長(zhǎng)度為128，其可以檢驗(yàn)經(jīng)過(guò)8b/10b轉(zhuǎn)換的數(shù)據(jù)。設(shè)置信號(hào)RXPRBSERR的值為1，以檢測(cè)高速數(shù)據(jù)傳輸過(guò)程中數(shù)據(jù)是否出現(xiàn)誤碼。設(shè)置信號(hào)PRBS_ERR_THRESHOLD0和PRBS_ERR_THRESHOLD1的值，其含義為PRBS循環(huán)檢測(cè)中發(fā)生錯(cuò)誤總數(shù)的閾值，以控制信號(hào)RXPRBSERR(0,1)。信號(hào)RXPRBSERR標(biāo)志著在PRBS循環(huán)測(cè)試中檢測(cè)數(shù)據(jù)錯(cuò)誤發(fā)生的總值超過(guò)了PRBS_ERR_THRESHOLD所設(shè)置的閾值，則該信號(hào)變?yōu)?。產(chǎn)生的PRBS序列經(jīng)過(guò)發(fā)送鏈路和外部鏈路環(huán)回，再傳輸?shù)浇邮真溌?，?jīng)過(guò)相應(yīng)的處理后到達(dá)PRBS檢測(cè)電路，進(jìn)而驗(yàn)證數(shù)據(jù)的正確性。其中，外部鏈路環(huán)回是主要是指將一根光纖的兩端分別接入到10G光接口的接收與發(fā)送端，使數(shù)據(jù)本身在設(shè)計(jì)系統(tǒng)中環(huán)回。

4.2 驗(yàn)證結(jié)果

在實(shí)驗(yàn)室常溫環(huán)境下，對(duì)系統(tǒng)的高速傳輸數(shù)據(jù)進(jìn)行驗(yàn)證。該驗(yàn)證分為兩個(gè)部分，第一部分是運(yùn)用Xilinx公司研發(fā)的軟件工具Chipscope抓取FPGA內(nèi)部接收和發(fā)送的數(shù)據(jù)進(jìn)行比較，以驗(yàn)證所設(shè)計(jì)的系統(tǒng)是否能實(shí)現(xiàn)所要求的功能。Chipscope抓取的結(jié)果如圖3所示。信號(hào)program_after_data0～3為PRBS產(chǎn)生模塊輸出的數(shù)據(jù)經(jīng)過(guò)功能模塊處理后的數(shù)據(jù)。信號(hào)RX0_PRBSERR0和RX0_PRBSERR1是第一鏈路中PRBS檢測(cè)模塊中RXPRBSERR0、1,由圖可知其值為1，即該系統(tǒng)中第0數(shù)據(jù)鏈路的錯(cuò)誤計(jì)數(shù)沒有超過(guò)閾值PRBS_ERR_THRESHOLD的值。由圖可知，信號(hào)RX1_PRBSERR0、1，RX2_PRBSERR0、1和RX3_PRBSERR0、1的值均為0，所以系統(tǒng)的4條數(shù)據(jù)鏈路的錯(cuò)誤計(jì)數(shù)均未超過(guò)閾值。

圖3 Chipscope系統(tǒng)測(cè)試結(jié)果

第二部分是運(yùn)用高頻率范圍示波器抓取FPGA輸出給PHY芯片的數(shù)據(jù)，以檢測(cè)該系統(tǒng)傳輸?shù)男盘?hào)質(zhì)量，由示波器測(cè)試的數(shù)據(jù)傳輸眼圖如圖4所示。由于4路2.5G的傳輸鏈路配置相同且篇幅有限，只是列舉出第0路傳輸數(shù)據(jù)的眼圖。該系統(tǒng)傳輸?shù)难蹐D的比特錯(cuò)誤率(EyeBER)可達(dá)到10-45，眼高為600 mV左右。

圖4 高速數(shù)據(jù)傳輸眼圖

結(jié)語(yǔ)

通過(guò)反復(fù)驗(yàn)證和長(zhǎng)時(shí)間連續(xù)測(cè)試，測(cè)試結(jié)果證明，該設(shè)計(jì)能夠有效、正確地實(shí)現(xiàn)10 Gb/s的高速數(shù)據(jù)傳輸，并且傳輸數(shù)據(jù)的誤碼均未超過(guò)閾值，進(jìn)而證明了該設(shè)計(jì)系統(tǒng)的可靠性和穩(wěn)定性。采用FPGA中的RocketIO接口來(lái)設(shè)計(jì)10 Gb/s速率的光纖傳輸，極大地增強(qiáng)了光纖傳輸設(shè)計(jì)的靈活性，通過(guò)修改FPGA代碼即可用于高速信號(hào)傳輸?shù)亩喾N情況和場(chǎng)合。