一種數(shù)字無線收發(fā)系統(tǒng)設(shè)計(jì)

正交解調(diào)模型在FM_QIDECODER_10．7M中，如圖8所示，在模型中，通過FM Modulator Passband產(chǎn)生中心頻率為10．7 MHz，頻偏為75 kHz的調(diào)制信號(hào)，經(jīng)過采樣率轉(zhuǎn)換后，信號(hào)傳輸給解調(diào)模塊進(jìn)行解調(diào)。FM_DECODER模塊中先和產(chǎn)生的正弦余弦信號(hào)混頻，產(chǎn)生IQ兩路信號(hào)，然后通過梳狀濾波器(CIC)，半帶濾波器(HB)，以及FIR低通濾波器，最后通過鑒頻模塊后，進(jìn)入后級(jí)濾波器輸出解調(diào)信號(hào)。

編寫整個(gè)接收機(jī)程序后，通過QUARTUSⅡ產(chǎn)生仿真文件，并使用modeslim進(jìn)行功能性仿真，結(jié)果如圖9，clk為系統(tǒng)時(shí)鐘，reset為復(fù)位引腳，DA_data為調(diào)制波信號(hào)，sin_data為原信號(hào)。其中fc=100 kHz，△fmax=75 kHz，fin=10 kHz，由圖可見波形符合理論研究，滿足設(shè)計(jì)要求。
3．3 中頻數(shù)字軟件處理
無線收發(fā)系統(tǒng)的程序采用Verilog HDL編寫，頂層文件用BDF原理圖，文件直觀的表示出來。發(fā)射機(jī)程序軟件系統(tǒng)中，由按鍵選擇原信號(hào)為外部AD信號(hào)，或者是內(nèi)部ROM表產(chǎn)生。當(dāng)由內(nèi)部ROM表產(chǎn)生時(shí)，即用上述相位累加器原理，在ROM表中存儲(chǔ)sin(2πfoutt)*1000*228／160 000 000(輸入時(shí)鐘頻率為160 M，鎖相環(huán)頻率系數(shù)為1，計(jì)數(shù)器位數(shù)為28)產(chǎn)生頻率為fout=fclk／2N的原信號(hào)，然后與頻偏fmax／1 000相乘，在通過加法器與載波中心頻率控制字相加，得調(diào)制波的控制字，然后通過相位累加器，產(chǎn)生調(diào)制波信號(hào)，通過DA輸出。當(dāng)由串行16位AD采集外部音頻信號(hào)時(shí)，舍去數(shù)據(jù)低四位只保留12位數(shù)據(jù)，乘上小數(shù)0．8，再與頻偏fmax／1 000相乘，與載波中心頻率控制字相加，得到調(diào)制波控制字，通過相位累加器產(chǎn)生調(diào)制波信號(hào)，通過DA輸出。
在接收機(jī)程序軟件系統(tǒng)中，通過FIFO將AD采集信號(hào)同步化，然后分別與NOC產(chǎn)生的正、余弦同頻信號(hào)相乘，即為數(shù)字下變頻模塊，通過后級(jí)數(shù)字濾波器濾波，將相乘后的高頻分量濾除，得到搬運(yùn)后的信號(hào)。由于采樣率為10 MHz，因此必須在濾波器中加入抽取部分，采用3級(jí)濾波。為保證頻譜在抽取后不發(fā)生頻率混疊，采樣率抽取后必須大于兩倍信號(hào)帶寬，即4倍頻偏，F(xiàn)M信號(hào)最大頻偏為75 kHz，因此最多抽取20倍。在程序中先由5階CIC濾波器5倍抽取，得到2MHz的采樣信號(hào)，再由10階HB濾波器2倍抽取，得到1MHz采樣信號(hào)，由于HB濾波器在通帶有相應(yīng)的損耗，所以后級(jí)加入一級(jí)FIR濾波器，進(jìn)行補(bǔ)償。最后采用15階FIR低通濾波器進(jìn)行2倍抽取，得到500 kHz的采樣信號(hào)后，送入鑒頻模
塊，得到原信號(hào)。原信號(hào)為音頻信號(hào)，采樣率最多只有20 kHz，500 kHz的采樣率依然可以進(jìn)行抽樣。在后級(jí)DATA_OUT模塊中，通過一級(jí)CIC濾波器和兩級(jí)FIR濾波器，最后將信號(hào)還原，送入DA輸出。

采用CDCE925模塊為AD，DA的外部時(shí)鐘驅(qū)動(dòng)芯片的驅(qū)動(dòng)程序，采用IIC協(xié)議編寫。DA_process為外部音頻時(shí)鐘的程序驅(qū)動(dòng)，其余模塊按照上述原理性框圖編寫在硬件實(shí)現(xiàn)上，主控芯片采用ALTERA公司的EP3C10E144T，晶振采用20M有源晶振，串行AD采用音頻ADTLC4541，串行DA采用DAC7513，使用DAC902E輸出中頻信號(hào)，AD9215采集中頻信號(hào)?？紤]到FPGA管腳輸出的時(shí)鐘抖動(dòng)過大，因此采用CDCE925可編程時(shí)鐘合成器給高速AD／DA提供時(shí)鐘。經(jīng)試驗(yàn)發(fā)射機(jī)的頻率分辨率為0．596 Hz，接收機(jī)的中頻采樣頻率為10．7 MHz。

4 結(jié)論
該設(shè)計(jì)采用FPGA作為數(shù)字中頻處理器，搭建收發(fā)系統(tǒng)，對原理及軟硬件實(shí)現(xiàn)方法進(jìn)行了簡要說明。經(jīng)測試表明，系統(tǒng)簡單可靠，收發(fā)效果好。其中使用FPGA數(shù)字中頻處理部分，在發(fā)射機(jī)和接收機(jī)上都體現(xiàn)了其方便高效的特點(diǎn)，具有廣泛的應(yīng)用。