基于FPGA的IIR數(shù)字濾波器的快捷設(shè)計(jì)

3.4 硬件平臺(tái)的驗(yàn)證

將該設(shè)計(jì)方案在硬件平臺(tái)上進(jìn)行驗(yàn)證時(shí)，先給硬件平臺(tái)加電，再將程序通過(guò)JTAG線(xiàn)下載到PROM中，然后給AD9218數(shù)據(jù)輸入端加正弦波信號(hào)，示波器CH1和CH2探針?lè)謩e搭在AD9218數(shù)據(jù)輸入端和AD9765數(shù)據(jù)輸出端。這樣。當(dāng)信號(hào)在0.7 MHz頻率以下變化時(shí)，兩個(gè)通道的正弦波形相同，只有相位上有一點(diǎn)差別;當(dāng)信號(hào)從0.7～1MHz頻率范圍變化時(shí)。通道CH2波形幅度有微弱減小;當(dāng)信號(hào)從1～5 MHz頻率范圍變化時(shí)，通道CH2波形迅速衰減為一條水平線(xiàn)。當(dāng)CH1端分別加0.5 MHz、3 MHz和6 MHz的正弦波時(shí)，兩通道顯示的波形相同。

4 一般IIR數(shù)字濾波器的快捷實(shí)現(xiàn)

現(xiàn)在總結(jié)一下一般IIR數(shù)字濾波器的設(shè)計(jì)及實(shí)現(xiàn)方案。

(1) 仿真系數(shù)

根據(jù)所定技術(shù)指標(biāo)通過(guò)MATLAB計(jì)算出原始系數(shù)矢量b和a，然后選擇適當(dāng)?shù)臄U(kuò)大倍數(shù)，并將系數(shù)擴(kuò)大后取整得到B和A，再根據(jù)B和A仿真差分方程遞推算法(注意函數(shù)floor()用來(lái)仿真VHDL代碼中std_logic_vector型數(shù)據(jù)截去末尾幾位，以仿真除法運(yùn)算)以及頻域和時(shí)域波形最終確定系數(shù)B和A (當(dāng)前時(shí)刻輸出所對(duì)應(yīng)的系數(shù)A(1)=1)。

(2) 寫(xiě)VHDL代碼

除了當(dāng)前時(shí)刻所輸出的所對(duì)應(yīng)系數(shù)A(1)外，還應(yīng)當(dāng)將所有系數(shù)都轉(zhuǎn)換為std_logic_vector型常量，同時(shí)，還要使初始化程序中所有時(shí)刻的輸入輸出變量都為0，然后再在進(jìn)程process中寫(xiě)遞推算法代碼。

(3) Modelsim仿真

用行為級(jí)仿真可檢查所寫(xiě)代碼在功能上是否正確，時(shí)序仿真則用于觀察布局布線(xiàn)后濾波器的輸出波形。

(4) 驗(yàn)證

將程序下載到硬件平臺(tái)上作最終驗(yàn)證時(shí)，濾波器的輸出不一定都有毛刺，但若輸出有毛刺，則應(yīng)將代碼中最后的數(shù)據(jù)輸出信號(hào)賦值給一中間信號(hào)再輸出。

5 結(jié)束語(yǔ)

本文以低通濾波器為例，描述了IIR數(shù)字濾波器從MATLAB設(shè)計(jì)到FPGA實(shí)現(xiàn)的整個(gè)過(guò)程，討論了設(shè)計(jì)中遇到的一些關(guān)鍵性問(wèn)題，并在MAT-LAB及modelsim上作了不同層次的仿真，同時(shí)在硬件平臺(tái)上最終驗(yàn)證了濾波器設(shè)計(jì)的技術(shù)指標(biāo)。

基于行為描述方式的遞推算法雖然不是最節(jié)省FPGA內(nèi)部資源的算法，但其優(yōu)點(diǎn)是算法簡(jiǎn)單清晰，代碼簡(jiǎn)短，可大大節(jié)省濾波器設(shè)計(jì)時(shí)間，如果熟練的話(huà)，通常十幾分鐘就可以完成一個(gè)滿(mǎn)足性能指標(biāo)的濾波器的設(shè)計(jì);此外本設(shè)計(jì)還有一個(gè)特點(diǎn)，就是該算法僅在一個(gè)時(shí)鐘周期內(nèi)就可以做完一次對(duì)輸人數(shù)據(jù)的濾波處理，并得到一個(gè)輸出。所以，這種濾波算法對(duì)那些高頻高采樣率的輸入信號(hào)非常有效。

目前，用這一方法設(shè)計(jì)的帶通濾波器已經(jīng)在LuolanC遠(yuǎn)程無(wú)線(xiàn)導(dǎo)航接收機(jī)的前端數(shù)字信號(hào)處理單元中用于濾除帶外噪聲，其設(shè)計(jì)的低通濾波器也在其它一些導(dǎo)航系統(tǒng)中用于信號(hào)解調(diào)。