基于FPGA的多功能頻率計(jì)的設(shè)計(jì)

摘要：基于Altera公司FPGA芯片EP2C8Q208，嵌入MC8051 IP Core，用C語(yǔ)言對(duì)MC8051 IP Core進(jìn)行編程，以其作為控制核心，實(shí)現(xiàn)系統(tǒng)控制。在FPGA芯片中，利用Verilog HDL語(yǔ)言進(jìn)行編程，設(shè)計(jì)了以MC8051 IP Core為核心的控制模塊、計(jì)數(shù)模塊、鎖存模塊和LCD顯示模塊等幾部分，實(shí)現(xiàn)了頻率的自動(dòng)測(cè)量，測(cè)量范圍為0．1Hz～50MHz，測(cè)量誤差0．01％。并實(shí)現(xiàn)測(cè)頻率、周期、占空比等功能。
關(guān)鍵詞：FPGA；IP Core；等精度測(cè)頻；LCD；VHD

頻率是電信號(hào)中重要的物理量，在電子、通信系統(tǒng)中，信號(hào)的頻率穩(wěn)定度決定了整個(gè)系統(tǒng)的性能，準(zhǔn)確測(cè)量信號(hào)的頻率是系統(tǒng)設(shè)計(jì)的重要內(nèi)容。
單片機(jī)廣泛地應(yīng)用于電子系統(tǒng)設(shè)計(jì)，其性價(jià)比高，大量的外圍接口電路，使基于單片機(jī)的電子系統(tǒng)設(shè)計(jì)方便，周期縮短。然而，單片機(jī)的串行工作特點(diǎn)決定了它的低速性和程序跑飛，另外還存在抗干擾能力不強(qiáng)等缺點(diǎn)。EDA(Electronic Design Automation)技術(shù)以計(jì)算機(jī)為工具，在Quartus II軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言Verilog HDL／VHDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、綜合及優(yōu)化、邏輯仿真，直至對(duì)特定目標(biāo)芯片的適配、編譯、邏輯映射和編程下載等工作，F(xiàn)PGA是純硬件結(jié)構(gòu)，具有較強(qiáng)的抗干擾能力。
文中在FPGA芯片中嵌入MC8051 IP Core，作為控制核心，利用Verilog HDL語(yǔ)言進(jìn)行編程，設(shè)計(jì)了以MC8051 IPCore為核心的控制模塊、計(jì)數(shù)模塊、鎖存模塊和LCD顯示模塊等模塊電路，采用等精度測(cè)量法，實(shí)現(xiàn)了頻率的自動(dòng)測(cè)量，測(cè)量范圍為0．1 Hz～50 MHz，測(cè)量誤差小于0．01％。

1 8051IP(Intelligent Property)軟核
8051單片機(jī)是以由VQM原碼(Verilog Quartus Mapping File)表達(dá)的，在QuartusII環(huán)境下能與VHDL、Verilog HDL等其他硬件描述語(yǔ)言混合編譯綜合，并在單片F(xiàn)PGA中實(shí)現(xiàn)全部硬件系統(tǒng)。
MC8051單片機(jī)核含有8位復(fù)雜指令CPU，存儲(chǔ)器采用哈佛結(jié)構(gòu)，其結(jié)構(gòu)框圖如圖1所示。

MC8051的指令系統(tǒng)與8051／2、8031／2等完全兼容，硬件部分也基本相同，例如可接64KB外部存儲(chǔ)器，可接256字節(jié)內(nèi)部數(shù)據(jù)RAM，含兩個(gè)16位定時(shí)／計(jì)數(shù)器，全雙工串口，含節(jié)省功耗工作模式，中斷響應(yīng)結(jié)構(gòu)等。不同之處主要有：
1)MC8051是以網(wǎng)表文件的方式存在的，只有通過編譯綜合，并載入FPGA中才以硬件的方式工作，而普通8051總是以硬件方式存在的；
2)MC8051無(wú)內(nèi)部ROM和RAM，所有程序ROM和內(nèi)部RAM都必須外接。
3)以軟核方式存在能進(jìn)行硬件修改和編輯；能對(duì)其進(jìn)行仿真和嵌入式邏輯分析儀實(shí)現(xiàn)實(shí)時(shí)時(shí)序測(cè)試；能根據(jù)設(shè)計(jì)者的意愿將CPU、RAM、ROM、硬件功能模塊和接口模塊等實(shí)現(xiàn)于同一片F(xiàn)PGA中(即SOC)。
4)與普通8051不同，MC8051的4個(gè)I／O口是分開的。
MC8051核在接上了ROM和RAM后就成為一個(gè)完整的8051或8052單片機(jī)了，MC8051核實(shí)用系統(tǒng)的最基本構(gòu)建頂層原理圖如圖2所示，主要由4個(gè)部件構(gòu)成。