PCB設(shè)計技巧疑難解析

23、模擬電源處的濾波經(jīng)常是用LC 電路。但是為什么有時LC 比RC 濾波效果差?

LC 與RC 濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當(dāng)。因為電感的感抗(reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC 濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。

24、濾波時選用電感，電容值的方法是什么?

電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應(yīng)能力。如果LC 的輸出端會有機(jī)會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL 也會有影響。另外，如果這LC 是放在開關(guān)式電源(switching regulation power)的輸出端時，還要注意此LC所產(chǎn)生的極點零點(pole/zero)對負(fù)反饋控制(negative feedback control)回路穩(wěn)定度的影響。

25、如何盡可能的達(dá)到EMC 要求，又不致造成太大的成本壓力?

pcb 板上會因EMC 而增加的成本通常是因增加地層數(shù)目以增強(qiáng)屏蔽效應(yīng)及增加了ferritebead、choke 等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機(jī)構(gòu)上的屏蔽結(jié)構(gòu)才能使整個系統(tǒng)通過EMC 的要求。以下僅就PCB 板的設(shè)計技巧提供幾個降低電路產(chǎn)生的電磁輻射效應(yīng)。

1、盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產(chǎn)生的高頻成分。 2、注意高頻器件擺放的位置，不要太靠近對外的連接器。

3、注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)， 以減少高頻的反射與輻射。

4、在各器件的電源管腳放置足夠與適當(dāng)?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼暋Ｌ貏e注意電容的頻率響應(yīng)與溫度的特性是否符合設(shè)計所需。

5、對外的連接器附近的地可與地層做適當(dāng)分割，并將連接器的地就近接到chassis ground。

6、可適當(dāng)運用ground guard/shunt traces 在一些特別高速的信號旁。但要注意guard/shunttraces 對走線特性阻抗的影響。

7、電源層比地層內(nèi)縮20H，H 為電源層與地層之間的距離。

26、當(dāng)一塊PCB 板中有多個數(shù)/模功能塊時，常規(guī)做法是要將數(shù)/模地分開，原因何在?

將數(shù)/模地分開的原因是因為數(shù)字電路在高低電位切換時會在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關(guān)。如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號不交叉， 模擬的信號依然會被地噪聲干擾。也就是說數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠(yuǎn)時使用。

27、另一種作法是在確保數(shù)/模分開布局，且數(shù)/模信號走線相互不交叉的情況下，整個PCB板地不做分割，數(shù)/模地都連到這個地平面上。道理何在?

數(shù)模信號走線不能交叉的要求是因為速度稍快的數(shù)字信號其返回電流路徑(return currentpath)會盡量沿著走線的下方附近的地流回數(shù)字信號的源頭，若數(shù)模信號走線交叉，則返回電流所產(chǎn)生的噪聲便會出現(xiàn)在模擬電路區(qū)域內(nèi)。

28、在高速PCB 設(shè)計原理圖設(shè)計時，如何考慮阻抗匹配問題?

在設(shè)計高速PCB 電路時，阻抗匹配是設(shè)計的要素之一。而阻抗值跟走線方式有絕對的關(guān)系，例如是走在表面(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB 材質(zhì)等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。

29、哪里能提供比較準(zhǔn)確的IBIS 模型庫?

IBIS 模型的準(zhǔn)確性直接影響到仿真的結(jié)果。基本上IBIS 可看成是實際芯片I/O buffer 等效電路的電氣特性資料，一般可由SPICE 模型轉(zhuǎn)換而得 (亦可采用測量，但限制較多)，而SPICE的資料與芯片制造有絕對的關(guān)系，所以同樣一個器件不同芯片廠商提供，其SPICE 的資料是不同的，進(jìn)而轉(zhuǎn)換后的IBIS 模型內(nèi)之資料也會隨之而異。也就是說，如果用了A 廠商的器件，只有他們有能力提供他們器件準(zhǔn)確模型資料，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS 不準(zhǔn)確， 只能不斷要求該廠商改進(jìn)才是根本解決之道。

30、在高速PCB 設(shè)計時，設(shè)計者應(yīng)該從那些方面去考慮EMC、EMI 的規(guī)則呢?

一般EMI/EMC 設(shè)計時需要同時考慮輻射(radiated)與傳導(dǎo)(conducted)兩個方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(30MHz). 所以不能只注意高頻而忽略低頻的部分.

一個好的EMI/EMC 設(shè)計必須一開始布局時就要考慮到器件的位置, PCB 迭層的安排, 重要聯(lián)機(jī)的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會事倍功半, 增加成本. 例如時鐘產(chǎn)生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時注意其頻率響應(yīng)是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loopimpedance 盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當(dāng)?shù)倪x擇PCB 與外殼的接地點(chassis ground)。

31、如何選擇EDA 工具?

目前的pcb 設(shè)計軟件中，熱分析都不是強(qiáng)項，所以并不建議選用，其它的功能1.3.4 可以選擇PADS 或Cadence 性能價格比都不錯。PLD 的設(shè)計的初學(xué)者可以采用PLD 芯片廠家提供的集成環(huán)境，在做到百萬門以上的設(shè)計時可以選用單點工具。

32、請推薦一種適合于高速信號處理和傳輸?shù)腅DA 軟件。

常規(guī)的電路設(shè)計，INNOVEDA 的 PADS 就非常不錯，且有配合用的仿真軟件，而這類設(shè)計往往占據(jù)了70%的應(yīng)用場合。在做高速電路設(shè)計，模擬和數(shù)字混合電路，采用Cadence的解決方案應(yīng)該屬于性能價格比較好的軟件，當(dāng)然Mentor 的性能還是非常不錯的，特別是它的設(shè)計流程管理方面應(yīng)該是最為優(yōu)秀的。