基于ＦＰＧＡ技術(shù)的新型高速圖像采集

(2)握手邏輯是采樣控制器和CPU之間的接口,它是由幾個(gè)D觸發(fā)器及邏輯門實(shí)現(xiàn)的,如圖4所示。

當(dāng)CS1(正脈沖)啟動(dòng)采樣時(shí),D1保存該信號(hào),在下一個(gè)場(chǎng)同步脈沖到來時(shí)D2輸出高電平(即VER采樣使能信號(hào))使行延遲計(jì)數(shù)器開始計(jì)數(shù),同時(shí)使D1復(fù)位,確保不再采第二場(chǎng)。當(dāng)延遲計(jì)數(shù)器計(jì)數(shù)到預(yù)置值時(shí)產(chǎn)生觸發(fā)信號(hào)TRI(正脈沖),此時(shí)VER為“1”,則D3置位,輸出采樣使能信號(hào)SENB(低有效)和地址選通信號(hào)ABSW,使后面的電路處在采樣狀態(tài),在場(chǎng)同步脈沖下降沿D3翻轉(zhuǎn),整個(gè)采樣控制電路處在不采樣狀態(tài)。D2要在下一個(gè)場(chǎng)同步脈沖的上升沿才變?yōu)闊o(wú)效。

當(dāng)SENB變?yōu)闊o(wú)效時(shí)(即SENB的上跳沿)觸發(fā)D4,使Q有效,向CPU發(fā)出中斷申請(qǐng)INT,CPU可用CS2清除這個(gè)中斷信號(hào)。

(3)RAM寫時(shí)序電路可根據(jù)芯片對(duì)寫操作的具體要求來設(shè)計(jì)。系統(tǒng)采樣頻率為13.5MHz即74.1ns),采用雙通道技術(shù)可使寫時(shí)序降低一半,寫頻率為13.5/2=6.75MHz即148.2ns)。SAA7111提供了27MHz的晶振頻率,則四個(gè)時(shí)鐘周期完成一個(gè)寫操作,時(shí)序的最小時(shí)間單位為18.5ns(半個(gè)周期)。根據(jù)RAM寫操作的要求,可以設(shè)計(jì)各種控制信號(hào)(WE、HS、VS、CS、SENB)、時(shí)鐘信號(hào)(CLK)、地址信號(hào)和數(shù)據(jù)信號(hào)之間的關(guān)系。本系統(tǒng)采用的RAM為IS61C1024,可以滿足系統(tǒng)需要。

采樣控制器擔(dān)負(fù)著重要的作用,是整個(gè)系統(tǒng)的核心;而同步控制邏輯又是采樣控制器的控制核心。同步邏輯起著協(xié)調(diào)行、場(chǎng)同步信號(hào)、地址計(jì)數(shù)時(shí)鐘、SRAM寫信號(hào)、采樣數(shù)據(jù)鎖存信號(hào)之間的時(shí)間關(guān)系、

保證SRAM寫操作時(shí)各信號(hào)的時(shí)序配合。由于采樣頻率高達(dá)13.5MHz,因此在硬件實(shí)現(xiàn)過程中需要不斷地模擬與仿真,有時(shí)要調(diào)整整個(gè)邏輯電路,計(jì)算延遲時(shí)間,解決電路中存在的競(jìng)爭(zhēng)與冒險(xiǎn)等等,這些都需要系統(tǒng)的可修改性好,具備可編程的特點(diǎn)?；贔PGA技術(shù)的ASIC設(shè)計(jì)滿足了上述要求,發(fā)揮了現(xiàn)場(chǎng)可編程的特點(diǎn),降低了設(shè)計(jì)成本,縮短了開發(fā)時(shí)間,因此系統(tǒng)開發(fā)十分方便。

3 DSP處理技術(shù)

在此采集系統(tǒng)中,基于DSP的圖像處理技術(shù)也得到了應(yīng)用,特別是在圖像的模式識(shí)別問題上充分發(fā)揮了DSP的硬件結(jié)構(gòu)和具有特色的編程指令。圖像模式識(shí)別的典型算法是卷積運(yùn)算,也即乘累加,正好發(fā)揮DSP軟、硬件的特長(zhǎng)。傳統(tǒng)的處理方法是基于計(jì)算機(jī)的硬件和軟件的,計(jì)算機(jī)完成一次乘累加運(yùn)算需要11個(gè)機(jī)器周期,而DSP完成同樣的運(yùn)算只需1個(gè)機(jī)器周期。本系統(tǒng)采用DSP芯片實(shí)現(xiàn)圖像的模式識(shí)別,提高了處理速度,解決了圖像處理過程中由于圖像識(shí)別速度慢而影響整個(gè)圖像的處理流程,解決了實(shí)際問題,收到了良好的效果。