基于FPGA的大屏幕LED點陣顯示系統(tǒng)設(shè)計

2. 移位時鐘模塊

移位時鐘CP信號的產(chǎn)生，根據(jù)屏幕分辨率 256*800，刷新頻率為60HZ，掃描方式為 1/32，則移位頻率為 32*800*60=1.5MHZ。其中 32為掃描方式，32行共用一列驅(qū)動模塊。60為刷新頻率，所以移位時鐘 CP 用時鐘分頻電路來實現(xiàn)即可。

3. 灰度控制時鐘

由于采用 BHL2000專用驅(qū)動芯片，其灰度控制時鐘是通過計算由 FPGA產(chǎn)生的。根 據(jù)32*32 的點陣，其刷新頻率為 60HZ 則點頻為 60*32*32=60KHZ ，其行頻為點頻 /32=2KHZ ，所以灰度控制時鐘頻率為256*2k=512KHZ。

（二）存儲器控制模塊

根據(jù) LED顯示屏的大小，可以確定存儲器的容量和讀寫速度，存儲采用分色順序方式存儲。存儲最少存一幀的數(shù)據(jù)，容量為 256*800=200KB，選六片容量為256K的SRAM 即可。由于調(diào)試時選用的是32*32的點陣屏，不需要這么大的容量，只是在 FPGA 內(nèi)部實現(xiàn)了SRAM，為了方便看 LED顯示的結(jié)果，就在 FPGA 實現(xiàn)了ROM，里面固定的存儲了一些信息，證明 LED的顯示是否和ROM 里的內(nèi)容一樣。

（三）顯示屏的驅(qū)動單元

1. 行驅(qū)動模塊 三、FPGA 開發(fā)流程

系統(tǒng)程序設(shè)計是采用的 Verilog語言輸入方式，設(shè)計所用的軟件為 QuartusII軟件。

Altera 公司的 QuartusII 設(shè)計軟件提供最全面的 FPGA, CPLD 和結(jié)構(gòu)化 ASIC 設(shè)計流程，結(jié)合多種可直接進(jìn)行設(shè)計應(yīng)用的知識產(chǎn)權(quán)(IP)內(nèi)核，可以使設(shè)計效率 有很大提高。該軟件提供完整的多平臺設(shè)計環(huán)境，擁有 FPGA 和 CPLD 設(shè)計的所有 階段的解決方案，可以很好的滿足特定設(shè)計的需要。

本文作者創(chuàng)新點：大屏幕 LED點陣顯示系統(tǒng)采用可編程邏輯器件 FPGA來實現(xiàn)，可以實現(xiàn)在系統(tǒng)可編程(ISP)，用戶可以在自己設(shè)計的目標(biāo)系統(tǒng)中或電路板上重構(gòu)邏輯器件編程或反復(fù)改寫，從而實現(xiàn)了硬件設(shè)計與修改軟件化，縮短了開發(fā)周期，經(jīng)濟(jì)效益明顯，增加了設(shè)計靈活性，使得整個系統(tǒng)的性能得以進(jìn)一步提高。