電子工程師經(jīng)驗(yàn)：FPGA設(shè)計(jì)風(fēng)格須知

　　always @ (a or c) always @ (a or b or c)

　　begin begin

　　d1 = a c; d1 = a c;

　　d2 = b | c; d2 = b | c;

　　end end

　　糟糕的風(fēng)格 良好的風(fēng)格

　　此例的糟糕風(fēng)格代碼中，仿真模型中過程快只對(duì)數(shù)據(jù)a、c敏感，而忽略了b，但在綜合模型中綜合結(jié)果是對(duì)a、b、c都敏感的，兩者的差異會(huì)導(dǎo)致仿真結(jié)果與綜合結(jié)果有可能不一致。分析如下:

　　當(dāng)數(shù)據(jù)c與a、b同步(有固定的相位差)，且c的變化頻率平穩(wěn)且大于或等于a、b時(shí)則仿真結(jié)果與綜合結(jié)果是一致的，否則，就會(huì)造成仿真結(jié)果的錯(cuò)誤，誤導(dǎo)我們對(duì)設(shè)計(jì)做出錯(cuò)誤的判斷

　　8、 代碼中避免使用*、/等復(fù)雜的數(shù)學(xué)運(yùn)算，在運(yùn)算雙目中數(shù)據(jù)較大時(shí)，速度就會(huì)很慢，導(dǎo)致關(guān)鍵路徑，因而一般采用定制內(nèi)核方式，實(shí)現(xiàn)上述的復(fù)雜運(yùn)算。

　　9、 一個(gè)過程塊中只包括相關(guān)信號(hào)的操作，如示例代碼(15)

　　always @ () always @ ()

　　begin begin

　　//... //...

　　test1 = test0; test1 = test0;

　　test3 = test2; end

　　end always @ ()

　　begin

　　//...

　　test3 = test2;

　　end

　　糟糕的風(fēng)格 良好的風(fēng)格

　　10、 在FPAG中，所有時(shí)鐘，以及高負(fù)載信號(hào)應(yīng)約束到全局時(shí)鐘管腳

　　11、 在FPAG中，禁止使用門控時(shí)鐘(示例代碼16)、行波時(shí)鐘

　　assign clk50m_ctl = clk_50m_en clk50m;或

　　always @ (posedge clk50m)

　　begin

　　clk50m_ctl = clk_50m_en clk50m;

　　end

　　示例代碼16 門控時(shí)鐘

　　12、 在FPGA中如果需要對(duì)時(shí)鐘分頻，必須采用 FPGA自帶PLL(Altera)/DLL(Xilinx)進(jìn)行分頻

　　13、 禁止在例化時(shí)的端口連接上使用組合邏輯

　　14、 所有pin腳輸入數(shù)據(jù)必須經(jīng)過一級(jí)寄存，濾除毛刺，確保數(shù)據(jù)的穩(wěn)定性以及保證建立時(shí)間(Tst)

　　15、 所有pin腳輸出數(shù)據(jù)必須經(jīng)過一級(jí)寄存，確保下游器件的數(shù)據(jù)保持時(shí)間Th頂層只允許存在例化，不允許有功能代碼

五.強(qiáng)烈建議

　　1、 聲明多位的變量(寄存器)時(shí)，使用由高到的的方式：reg [31:0] addr;

　　2、 聲明寄存器組時(shí)，寄存器的位數(shù)由高到低，維數(shù)由低到高： reg [32-1:0] mem [0:15]

　　3、 if -else嵌套不超過7層，case語句要有保護(hù)語句default

　　4、 在verilog語法中， if...else if ... else 語句是有優(yōu)先級(jí)的，一般說來第一個(gè)if的優(yōu)先級(jí)最高，最后一個(gè)else的優(yōu)先級(jí)最低。如果描述一個(gè)編碼器，在XILINX的XST綜合參數(shù)就有一個(gè)關(guān)于優(yōu)先級(jí)編碼器硬件原語句的選項(xiàng)Priority Encoder Extraction.而case語句是平行的結(jié)構(gòu)，所有的case的條件和執(zhí)行都沒有“優(yōu)先級(jí)”。而建立優(yōu)先級(jí)結(jié)構(gòu)會(huì)消耗大量的組合邏輯，所以如果能夠使用case語句的地方，盡量使用case替換if...else結(jié)構(gòu)。

　　5、 在無明確要生成鎖存器時(shí)，要寫完整的選擇分支，避免產(chǎn)生鎖存器

　　6、 采用2段式或3段式FSM做設(shè)計(jì)，盡量避免采用1段式

　　7、 建議模塊所有輸入信號(hào)經(jīng)過一級(jí)寄存器，縮短組合邏輯路徑

　　8、 一行程序以小于80 字符為宜，不要寫得過長

　　在例化時(shí)(即不同模塊的端口綁定)，盡量使用名字關(guān)聯(lián)，不要使用位置聯(lián)。這樣有利于調(diào)試和增加代碼的易讀性。

　　六.推薦使用

　　1、 盡量使用無路徑的“include”命令行; HDL應(yīng)當(dāng)與環(huán)境無關(guān)，如示例代碼(17)：

　　`include “../mem_map.inc” `include “mem_map.inc”

　　示例代碼15 糟糕的風(fēng)格 示例代碼15良好的風(fēng)格

　　2、 在不同的層級(jí)上使用統(tǒng)一的信號(hào)名;容易跟蹤信號(hào)，網(wǎng)表調(diào)試也容易

　　3、在頂層文件模塊中，在開始的時(shí)間標(biāo)度命令中寫 “timescale 1ns/10ps”; 子模塊就不要寫了。便于統(tǒng)一修改。綜合時(shí)，也容易注釋掉。

【編輯總結(jié)】：好了，說到這里，想必大家對(duì)我們的FPGA設(shè)計(jì)風(fēng)格和必知事項(xiàng)已經(jīng)有了一定的了解了。學(xué)以致用，那么接下來的話，就要將這些規(guī)則應(yīng)用到我們的實(shí)踐之中。希望感興趣的你們?cè)诳赐赀@篇文章后，能夠自己去實(shí)踐實(shí)踐，加深印象。