基于FPGA的DDS基本信號(hào)發(fā)生器的設(shè)計(jì)
加入技術(shù)交流群
由以上代碼生成的．mif文件即可存E盤目錄下找到，將．mif文件加載到ROM中，實(shí)現(xiàn)對(duì)ROM的初始化。
3．2 累加控制模塊
累加控制模塊如圖3所示，為了實(shí)現(xiàn)波形選擇性輸出，本設(shè)計(jì)在累加控制部分增加了選擇器，即圖3的sel模塊，作為系統(tǒng)尋址地址的高兩位，實(shí)現(xiàn)對(duì)波形查找表的范圍選擇功能。累加器Altaccumulate0的輸出做為累加控制模塊的低32位的輸出，實(shí)現(xiàn)在指定范圍內(nèi)對(duì)查找表進(jìn)行尋址。此設(shè)計(jì)方法相當(dāng)于做了一個(gè)多路數(shù)據(jù)選擇器。四位撥扭開關(guān)作為sel模塊的輸入控制，將尋址地址轉(zhuǎn)換成所需波形首地址，即可實(shí)現(xiàn)對(duì)波形選擇的控制。Adder模塊將sel和Altaccumulate0模塊輸出進(jìn)行位拼接運(yùn)算。其部分代碼如下：
always@(posedge clk)
begin
addr={q，32’b0}+{2’b0，result}；
end
設(shè)計(jì)中為了節(jié)省ROM的容量而采用相位截?cái)嗟姆椒?，取累加器輸出的高十位作為ROM的尋址地址來進(jìn)行查表。本文引用地址：http://www.ex-cimer.com/article/189967.htm
評(píng)論