基于FPGA的電子穩(wěn)像系統(tǒng)的設(shè)計(jì)

由于系統(tǒng)中進(jìn)行放大變換采用FPGA實(shí)現(xiàn)，因此本文討論的重點(diǎn)在于如何簡(jiǎn)化實(shí)現(xiàn)并提高轉(zhuǎn)換速度，上轉(zhuǎn)換中的上采樣過(guò)程為：

(1)式中Ψs,1和Ψs,3分別為原理圖像和上采樣信號(hào);U(.)為上采樣運(yùn)算;Λ2Λ1表示在Λ2而不在Λ1內(nèi)的點(diǎn)的集合。插值濾波器的定義如下：

(2)式中，d(Λ)為柵格Λ的采樣密度;v*表示柵格Λ的轉(zhuǎn)逆柵格的Voronoi單元，即柵格Λ原點(diǎn)的單位元，它向所有柵格點(diǎn)平移將會(huì)無(wú)重疊地覆蓋整個(gè)連續(xù)空間。最簡(jiǎn)單的插值濾波為線性插值，也可以采用二加權(quán)濾波的方法。圖像的縮放還可以采用3次樣條插值和小波分解的方法，雖然這些方法在理論上可以取得很好的圖像縮放效果，但計(jì)算復(fù)雜，即使采用快速算法，也難以實(shí)現(xiàn)視頻圖像的實(shí)時(shí)顯示。

針對(duì)視頻信號(hào)數(shù)據(jù)量大、數(shù)據(jù)流速度的特點(diǎn)，采用FPGA設(shè)計(jì)，可以完成幀存控制、視頻信號(hào)的實(shí)時(shí)放大與疊加功能?；谶\(yùn)算速度與算法實(shí)現(xiàn)的難易程度分析，對(duì)視頻信號(hào)的放大采用了簡(jiǎn)單的線性插值的辦法，原理如圖5所示。視頻信號(hào)是以場(chǎng)或幀進(jìn)行存儲(chǔ)的，由于數(shù)據(jù)寫(xiě)入時(shí)存儲(chǔ)地址與圖像顯示的空間位置有確定的對(duì)應(yīng)關(guān)系，因此系統(tǒng)需要的放大處理就變?yōu)閷?duì)幀存儲(chǔ)體的地址線的控制問(wèn)題。

對(duì)于本系統(tǒng)具體的4倍放大要求，將行同步信號(hào)先進(jìn)行二倍行使能運(yùn)算，并利用場(chǎng)同步信號(hào)對(duì)該寄存器進(jìn)行復(fù)位，將生成后的二分頻行同步信號(hào)控制行地址發(fā)生器，也就是產(chǎn)生幀存儲(chǔ)器所需的高位地址;類似地利用像素時(shí)鐘、行同步信號(hào)和場(chǎng)同步信號(hào)就可以得到所需的低位地址。由于在幀存控制器向幀存儲(chǔ)器寫(xiě)入數(shù)據(jù)時(shí)采用了一行點(diǎn)1024個(gè)位置的辦法，所以在低位地址后連接了一個(gè)比較器，當(dāng)產(chǎn)生的低位地址小于640時(shí)，幀存儲(chǔ)器的讀信號(hào)有效，否則無(wú)效，以保證不會(huì)混疊入無(wú)效的數(shù)據(jù)。

1.5 VGA接口控制器

標(biāo)準(zhǔn)的VGA(640×480，60Hz)接口需要提供以下幾組信號(hào)：3個(gè)RGB模擬信號(hào)、行同步信號(hào)HS和場(chǎng)同步信號(hào)VS。它的信號(hào)時(shí)序如圖6所示。

圖6中VS為場(chǎng)同步信號(hào)，場(chǎng)周期為16.683ms，每場(chǎng)有525行，其中480行為有效顯示行，45行為場(chǎng)消隱區(qū)，場(chǎng)同步信號(hào)每場(chǎng)有一個(gè)脈沖，該脈沖的低電平寬度為63μs(2行)。行周期為31.78μs，每顯示行包括800點(diǎn)，其中640點(diǎn)為有效顯示區(qū)，160點(diǎn)為行消隱區(qū)(非顯示區(qū))。行同步信號(hào)HS每行有一個(gè)脈沖。該脈沖的低電平寬度為3.81μs(即96個(gè)脈沖)。因此，VGA控制器的任務(wù)就是按要求產(chǎn)生所需要的時(shí)序。