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          基于FPGA的三線制同步串行通信控制器設(shè)計(jì)
          
						
          
				作者：
				時(shí)間：2012-08-23
				來(lái)源：網(wǎng)絡(luò)
				
				
				
				
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          2.1 三線制同步串行通信控制器IP核接口描述
          本設(shè)計(jì)最終實(shí)現(xiàn)的目標(biāo)是生成如圖2所示的IP核接口封裝。
          三線制同步串行通信控制器IP 核接口封裝圖
          圖2 三線制同步串行通信控制器IP 核接口封裝圖
          其中，三線制同步串行通信控制器IP核接口信號(hào)定義如表1所示。該IP核共有全局信號(hào)管腳8個(gè)，接收接口信號(hào)管腳和發(fā)送接口信號(hào)管腳各3個(gè)。
          表1三線制同步串行通信控制器IP核接口信號(hào)描述
          三線制同步串行通信控制器IP核接口信號(hào)描述
          2.2 三線制同步串行通信控制器IP核電路結(jié)構(gòu)設(shè)計(jì)
          按照設(shè)計(jì)目標(biāo)，根據(jù)需要實(shí)現(xiàn)的功能，可將三線制同步串行通信控制器結(jié)構(gòu)劃分成幾個(gè)大的功能模塊，這些模塊獨(dú)自完成一定的任務(wù)，結(jié)合起來(lái)實(shí)現(xiàn)通信控制器的整體功能。同時(shí)，劃分模塊功能后，可以更方便地用硬件描述語(yǔ)言VHDL對(duì)其進(jìn)行描述。


          
				
            
          
                
			
							
          
                
			            
                            
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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          評(píng)論
          					
		
          
		
          
			
          
			
				
          
					
					
          
						
                        
					
          
				
          
                		
						
						
			
          
		
          
		
          
		
          
            
			
            
		
          
	
          
	
          
	
          
		

          
	
          
		
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