如何突破EDA功率的瓶頸

要點(diǎn):

1,雖然每個小組可以優(yōu)化局部功耗，但單個團(tuán)隊(duì)不可能創(chuàng)建出一個低功耗設(shè)計。反之，任何一個小組都可能摧毀這種努力。

2,功率估計是一種精確的科學(xué)。但是，只有當(dāng)你擁有了一個完整設(shè)計和一組正確的矢量后，這種概念才為真。

3,對任何問題而言，處理器通常是能效最低的方法，但因?yàn)樗鼈兙邆淞斯δ芏嘀匦?，一般可以用最小面積獲得實(shí)現(xiàn)。

4,電源分配網(wǎng)絡(luò)應(yīng)能夠在不損及電壓完整性的情況下，維持負(fù)載。

過去十年來，功率已經(jīng)成為一個關(guān)鍵的設(shè)計考慮，并在工程師設(shè)計與驗(yàn)證系統(tǒng)方面帶來了一些巨大的挑戰(zhàn)。物理學(xué)不再提供免費(fèi)便車。

功率是能量被消耗的速率，這在十年前還不是熱門，但今天已是一個重要的設(shè)計考量。系統(tǒng)的能耗會帶來熱量、耗盡電池、增加電能分配網(wǎng)絡(luò)的壓力，并且加大成本。移動計算的發(fā)展最先推動了對降低能耗的期望，但能耗的效應(yīng)現(xiàn)在已遠(yuǎn)遠(yuǎn)超出這個范圍，可能在業(yè)界帶來一些最大的結(jié)構(gòu)性變化。對于服務(wù)器農(nóng)場、云計算、汽車、芯片，以及依賴于能源獲取的泛在式傳感器網(wǎng)絡(luò)，這都是一個關(guān)鍵性問題。

突然改變的原因是，物理學(xué)已把工藝技術(shù)帶到了90nm以下尺度。但是，隨著結(jié)點(diǎn)尺寸越來越小，電壓降低，從而造成功率的相應(yīng)下降。通常，即使開發(fā)人員增加了更多功能，功率預(yù)算也會保持不變。在更小尺度下，電壓的縮放更加困難，無法維持。當(dāng)電壓接近于閾值電壓時，開關(guān)時間就會增加。為補(bǔ)償這一問題，設(shè)計人員會降低閾值電壓，但這樣做顯著增加了泄漏電流和開關(guān)電流。

設(shè)計流程中的每個階段都對功耗有影響，從軟件架構(gòu)到器件物理。雖然每個小組都可以做局部的功耗優(yōu)化工作，但沒有一個團(tuán)隊(duì)可以單獨(dú)創(chuàng)建出一個低功耗設(shè)計。反之，任何一個團(tuán)隊(duì)都可能摧毀低功耗的努力。這種狀況就產(chǎn)生了一種對協(xié)同與交叉學(xué)科工具的新需求。功率問題不再止于芯片。它們遍及互連結(jié)構(gòu)、電路板與系統(tǒng)設(shè)計、電源控制器等諸方面。當(dāng)前的EDA工具并非按功率概念而建立，這意味著設(shè)計人員要采用改進(jìn)型方法，而不是從頭開始的新方法。

物理原理的角色

一只芯片消耗的功率是開關(guān)(或動態(tài))功率和無源(或泄漏)功率之和。功率的動態(tài)成分源于設(shè)計的容性負(fù)載。當(dāng)某個線網(wǎng)從0轉(zhuǎn)換到1時，這個成分通過一個PMOS晶體管充電。從電源獲得的能量等于容性負(fù)載與電壓平方的乘積。系統(tǒng)將這個能量的一半存儲在電容中；另一半則耗散在晶體管上。對于從1至0的轉(zhuǎn)換，不會從電源獲得更多能量，但電荷要耗散在NMOS晶體管上。假設(shè)結(jié)點(diǎn)以頻率F變化，則動態(tài)功率為FCLVDD2，其中，CL是容性負(fù)載，VDD是電壓。雖然也存在其它形式的動態(tài)功率，但它們要小得多。

由于電壓是平方項(xiàng)，因此降低電壓有相當(dāng)顯著的效果。不幸的是，性能也與電壓相關(guān)，因?yàn)樵黾与妷簳黾訓(xùn)艠O的驅(qū)動VGS-VT，其中VGS是柵源電壓，VT是閾值電壓。使用較陳舊的技術(shù)時，泄漏功率并不明顯。但隨著器件尺度的減小，很多區(qū)域中的泄漏變得更加顯著，包括柵極氧化物隧穿、亞閾值電壓、反偏結(jié)點(diǎn)、柵極導(dǎo)致的漏極泄漏，以及因熱載流子注入而產(chǎn)生的柵極電流等。

二氧化硅是常用的絕緣材料。在低厚度水平下， 電子可以隧穿它。這種關(guān)系是指數(shù)型的，意味著厚度減半，泄漏增至四倍，在晶體管尺度降到130nm以下之前，這還不是一個問題。用高k電介質(zhì)代替二氧化硅可以提供相近的器件性能，獲得更厚的柵級絕緣體，從而降低了這個電流。

晶體管有一個柵源閾值電壓，低于這個電壓時，通過器件的亞閾值電流就會呈指數(shù)倍下降。當(dāng)降低電源電壓以減少動態(tài)功耗時，閾值電壓也減小，從而使柵極電壓擺幅低于器件關(guān)斷的閾值。亞閾值傳導(dǎo)會隨柵極電壓呈指數(shù)式變化。

在擴(kuò)散區(qū)和阱之間，或在阱與基材之間的一個反偏構(gòu)造，會產(chǎn)生小的反偏結(jié)泄漏。在MOS晶體管漏極結(jié)上的高電場效應(yīng)會產(chǎn)生柵極導(dǎo)致的漏極泄漏，這通常要用制造技術(shù)來處理。柵極電流泄漏的原因是短溝道器件的閾值電壓漂移，并與器件中的高電場有關(guān)。對這個效應(yīng)的控制主要也是靠制造技術(shù)。

設(shè)計人員要在動態(tài)功耗和靜態(tài)功耗之間做一個折中。降低電壓會減小動態(tài)功耗，但增加了靜態(tài)功耗。我們來看一只手機(jī)內(nèi)的典型芯片。當(dāng)器件工作時，泄漏要占所消耗功率的大約10%；其它90%是動態(tài)功耗。但當(dāng)手機(jī)處于待機(jī)模式時(可能占到總時間的90%)，芯片中的動態(tài)功耗就很少。因此，盡量減小兩種功耗有著相同的重要性。

各種器件的功耗方面在持續(xù)地改進(jìn)。例如，在相同頻率下，三星的28nm低功耗工藝比45nm低功耗工藝的動態(tài)功耗與待機(jī)功耗都減少了35%，與采用45nm低功耗的系統(tǒng)單芯片設(shè)計相比，28nm工藝在相同頻率下的動態(tài)功耗降低了60%。臺積電28nm高性能低功耗工藝的待機(jī)功耗要比其40nm低功耗工藝低40%以上。同時GlobalFoundries公司為其28nm結(jié)點(diǎn)提供了三種功率水平(圖1)。

圖1，臺積電的28-HPL工藝待機(jī)功耗較40-LP工藝低40%以上。而Global Foundries則為其28nm結(jié)點(diǎn)提供了三種功率水平