Cadence PCB設(shè)計(jì)仿真技術(shù)介紹

Cadence PCB設(shè)計(jì)仿真技術(shù)提供了一個(gè)全功能的模擬仿真器，并支持?jǐn)?shù)字元件幫助解決幾乎所有的設(shè)計(jì)挑戰(zhàn)，從高頻系統(tǒng)到低功耗IC設(shè)計(jì)，這個(gè)強(qiáng)大的仿真引擎可以容易地同各個(gè)Cadence PCB原理圖輸入工具結(jié)合，加速了上市時(shí)間并控制了運(yùn)作成本，它交互式，易于使用的圖形用戶界面可提供對(duì)設(shè)計(jì)過程的完全控制，來自多家廠商的模型支持，內(nèi)置數(shù)學(xué)函數(shù)和行為建模技術(shù)等資源的可用性促成了高效的設(shè)計(jì)過程，在仿真器之上建立先進(jìn)的分析特性，敏感性, 蒙特卡洛, 應(yīng)力分析和帶有多個(gè)引擎的優(yōu)化器，改善了設(shè)計(jì)性能，成本效益和可靠性。

Cadence PCB設(shè)計(jì)仿真技術(shù)可以在以下產(chǎn)品中獲?。?br />. Cadence allegro. aMS Simulator
. Cadence PSpice. simulation Cadence PSpice仿真
該產(chǎn)品與allegro design entry HdL和Cadence OrCad. Capture緊密集成，同時(shí)該仿真技術(shù)也可以在強(qiáng)大的協(xié)同仿真環(huán)境，SLPS，中與MathWorks的MaTLaB Simulink軟件包連接，見圖1。

優(yōu)點(diǎn)

. 改善大型設(shè)計(jì)的仿真次數(shù)，可靠性和收斂
. 通過整合的模擬和事件驅(qū)動(dòng)的數(shù)字仿真既提高了速度，又無需犧牲準(zhǔn)確性
. 利用基本直流，交流，噪聲和瞬態(tài)分析來探測電路行為
. 允許使用SLPS進(jìn)行實(shí)際電氣設(shè)計(jì)的系統(tǒng)級(jí)接口的測試
. 超過20，000個(gè)模擬和混合信號(hào)模型庫供選擇
. 允許模擬和數(shù)字信號(hào)的自動(dòng)識(shí)別，并應(yīng)用到模擬到數(shù)字和數(shù)字到模擬接口
. 在付諸硬件實(shí)施之前使用假設(shè)的理念來CADENCE

PCB設(shè)計(jì)仿真

混合模擬/數(shù)字仿真

集成的模擬和事件驅(qū)動(dòng)數(shù)字仿真提高了速度而無需犧牲精確性，單獨(dú)的圖形化波形分析器在同一時(shí)間軸上顯示混合模擬和數(shù)字仿真的結(jié)果，數(shù)字功能支持5種邏輯電平和64種強(qiáng)度，由負(fù)載而定的延遲，以及hazard/race檢查， allegro aMS Simulator 和PSpice仿真還具有針對(duì)數(shù)字門和約束檢查，如setup和hold時(shí)序的傳播建模特性，

模擬分析

使用直流，交流，噪聲，瞬態(tài)，參數(shù)掃描，蒙特卡洛和直流敏感性分析探測電路行為，allegro aMS Simulator和PSpice技術(shù)包含若干交互仿真控制器和兩個(gè)仿真解算器。

圖形結(jié)果和數(shù)據(jù)顯示

Probe Windows允許用戶從擴(kuò)展的一組數(shù)學(xué)函數(shù)中進(jìn)行選擇，用于仿真輸出變量， 通過在原理圖內(nèi)直接將標(biāo)記放置在所希望的管腳，網(wǎng)絡(luò)，和零件上，設(shè)計(jì)師可以創(chuàng)建繪圖窗口模板并用它們?nèi)菀椎剡M(jìn)行復(fù)雜的量測， 使用內(nèi)置的量測函數(shù)和定制量測的創(chuàng)建， 該工具還可以幫用戶測量電路的性能特征，為顯示數(shù)據(jù)，附加的功能允許進(jìn)行電路電壓，電流和功耗的實(shí)際和復(fù)雜函數(shù)繪圖，包括用于幅值和相位裕度的Bodé圖及用于小信號(hào)特征的導(dǎo)數(shù)，見圖2。

尋求設(shè)計(jì)的關(guān)系

. 使用優(yōu)化器優(yōu)化電路性能
. 使用數(shù)學(xué)表達(dá)式，函數(shù)和行為器件替代和仿真復(fù)雜電路的功能模塊，
. 使用應(yīng)力分析并通過使用蒙特卡洛分析觀察組件成品率，確定哪個(gè)組件受載過大，