基于FPGA的OLED真彩色顯示的實(shí)現(xiàn)
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2 仿真結(jié)果
選用Altera公司CycloneⅢ系列芯片EP3C10E144C8為目標(biāo)芯片，采用Verilog HDL語(yǔ)言進(jìn)行設(shè)計(jì)，在GX-SOPC-EDA-EP3C10-STARTER-EDK開發(fā)板上進(jìn)行Modelsim仿真，仿真結(jié)果如圖4和圖5所示。本文引用地址：http://www.ex-cimer.com/article/190187.htm
由圖4仿真結(jié)果可以看出，80組列掃描脈沖cpv和cpby控制80個(gè)Block，80個(gè)列掃描脈沖完畢后，列掃描起始信號(hào)sty脈沖開始，繼續(xù)掃描下一行。90行掃描完畢后，stx到來(lái)重新選通第一行，依此循環(huán)，符合設(shè)計(jì)的要求。
由圖5仿真結(jié)果可以看出，對(duì)于輸入的8 bit像素?cái)?shù)據(jù)，經(jīng)灰度產(chǎn)生模塊轉(zhuǎn)化為灰度數(shù)據(jù)。以第一個(gè)輸入數(shù)據(jù)8 hff為例，每位的顯示時(shí)間為128：64：32：16：8：4：2：1，由其不同組合，從而實(shí)現(xiàn)了256級(jí)灰度的功能。
3 結(jié)束語(yǔ)
基于FPGA芯片設(shè)計(jì)了分辨率為480×RGB×640的真彩色OLED顯示屏的驅(qū)動(dòng)電路，在傳統(tǒng)的子場(chǎng)原理和脈寬調(diào)制占空比實(shí)現(xiàn)灰度的基礎(chǔ)上，對(duì)其進(jìn)行優(yōu)化，采用R、G、B單基色像素分時(shí)顯示的方法，實(shí)現(xiàn)了256級(jí)灰度功能。經(jīng)仿真和軟硬件協(xié)同仿真驗(yàn)證，實(shí)現(xiàn)了設(shè)計(jì)所要求滿足的功能。其256級(jí)灰度實(shí)現(xiàn)方法簡(jiǎn)單靈活，降低了對(duì)FPGA驅(qū)動(dòng)頻率的要求，對(duì)于在高刷率、高分辨率、高灰階顯示器件上的應(yīng)用，具有很高的實(shí)用價(jià)值。利用該電路系統(tǒng)可以實(shí)現(xiàn)OLED顯示的全彩色實(shí)時(shí)動(dòng)態(tài)圖像的傳輸，為今后OLED作為大尺寸顯示器提供了技術(shù)支持。
評(píng)論