基于FPGA的OLED真彩色顯示的設(shè)計(jì)方案簡述

2 仿真結(jié)果

選用Altera 公司Cyclone Ⅲ 系列芯片EP3C10E144C8 為目標(biāo)芯片，采用Verilog HDL 語言進(jìn)行設(shè)計(jì)，在GX - SOPC - EDA - EP3C10 - STARTER -EDK 開發(fā)板上進(jìn)行Modelsim 仿真，仿真結(jié)果如圖4 和圖5 所示。

圖4 外圍驅(qū)動(dòng)時(shí)序仿真結(jié)果

圖5 256灰度產(chǎn)生模擬仿真

由圖4 仿真結(jié)果可以看出，80 組列掃描脈沖cpy和cpby 控制80 個(gè)Block, 80 個(gè)列掃描脈沖完畢后，列掃描起始信號(hào)sty 脈沖開始，繼續(xù)掃描下一行。90 行掃描完畢后， stx 到來重新選通第一行，依此循環(huán)，符合設(shè)計(jì)的要求。

由圖5 仿真結(jié)果可以看出，對于輸入的8 bit 像素?cái)?shù)據(jù)，經(jīng)灰度產(chǎn)生模塊轉(zhuǎn)化為灰度數(shù)據(jù)。以第一個(gè)輸入數(shù)據(jù)8 hff 為例，每位的顯示時(shí)間為128∶ 64∶ 32∶ 16∶ 8∶ 4∶2∶ 1,由其不同組合，從而實(shí)現(xiàn)了256 級(jí)灰度的功能。

3 結(jié)束語

基于FPGA 芯片設(shè)計(jì)了分辨率為480 × RGB × 640的真彩色OLED 顯示屏的驅(qū)動(dòng)電路，在傳統(tǒng)的子場原理和脈寬調(diào)制占空比實(shí)現(xiàn)灰度的基礎(chǔ)上，對其進(jìn)行優(yōu)化，采用R、G、B 單基色像素分時(shí)顯示的方法，實(shí)現(xiàn)了256 級(jí)灰度功能。經(jīng)仿真和軟硬件協(xié)同仿真驗(yàn)證，實(shí)現(xiàn)了設(shè)計(jì)所要求滿足的功能。其256 級(jí)灰度實(shí)現(xiàn)方法簡單靈活，降低了對FPGA 驅(qū)動(dòng)頻率的要求，對于在高刷率、高分辨率、高灰階顯示器件上的應(yīng)用，具有很高的實(shí)用價(jià)值。利用該電路系統(tǒng)可以實(shí)現(xiàn)OLED 顯示的全彩色實(shí)時(shí)動(dòng)態(tài)圖像的傳輸，為今后OLED 作為大尺寸顯示器提供了技術(shù)支持。