具有高阻抗并行接口和內(nèi)部基準(zhǔn)電阻的TLC5510解析方

3 基于FPGA的等效采樣

3.1 實(shí)現(xiàn)方案

該系統(tǒng)設(shè)計(jì)采用延遲法來(lái)實(shí)現(xiàn)等效采樣。如圖3所示，設(shè)輸入信號(hào)f(t)的周期為T(mén)(頻率為f)，若將f(t)的一個(gè)周期T以△t等分，在時(shí)間t1進(jìn)行第一次取樣，為了采集到下一個(gè)相位點(diǎn)，在時(shí)間t2進(jìn)行第二次采樣，t1～t2可相隔多個(gè)信號(hào)周期。假設(shè)m個(gè)，則相鄰兩個(gè)采樣脈沖的時(shí)間間隔為(mT+△t)。如此類(lèi)推，以下3個(gè)采樣點(diǎn)則分別在t3，t4，t5時(shí)刻采樣。在每個(gè)觸發(fā)位置延時(shí)N△t(N=0，1，2，3…)后存儲(chǔ)采樣，即可合成一個(gè)完整波形。這種方法控制方便，通過(guò)FPGA完成整個(gè)觸發(fā)、延時(shí)、采樣和存儲(chǔ)功能，但對(duì)觸發(fā)電路和延時(shí)電路要求很高。

3.2 硬件電路設(shè)計(jì)

3.2.1 整形觸發(fā)電路

由于每一次采樣都要由某一事件觸發(fā)，所以該系統(tǒng)設(shè)計(jì)采用內(nèi)觸發(fā)，即觸發(fā)源為被采樣信號(hào)，并由硬件觸發(fā)電路實(shí)現(xiàn)。該電路可把各種波形的周期信號(hào)整形為與原信號(hào)周期相同的方波信號(hào)。

由于采用等效采樣技術(shù)，其被測(cè)信號(hào)頻率較高。假設(shè)被采樣信號(hào)的最高頻率約為10 MHz，則整形器件選用Maxim公司的電壓比較器MAX912。當(dāng)輸入信號(hào)電壓高于預(yù)置的觸發(fā)電平時(shí)，輸出高電平;反之輸出低電平。

3.2.2 采樣保持電路

每次采樣是比觸發(fā)時(shí)刻延遲N△t的數(shù)據(jù)點(diǎn)，但由于被采樣信號(hào)頻率很高，要準(zhǔn)確采樣到該點(diǎn)基本無(wú)法實(shí)現(xiàn)。為此需要引入采樣保持電路。

采樣保持電路的功能：在采樣時(shí)刻到來(lái)之前，該模塊的輸出電壓隨輸入電壓變化。當(dāng)?shù)竭_(dá)采樣時(shí)刻時(shí)，輸出電壓保持不變。以供TLC5510采樣。

該采樣保持電路由兩片運(yùn)算放大器A1，A2和模擬開(kāi)關(guān)A3構(gòu)成，采樣時(shí)通過(guò)FPGA控制時(shí)鐘使A3的通道S1導(dǎo)通。A1，A2為單位增益的電壓跟隨器，故Uo=Uc=Uo，此時(shí)電容充電至Uc。因電壓跟隨器的輸出電阻很小，故電容快速充電。斷開(kāi)S1，由于Uc無(wú)放電通路，其電壓基本不變，故Uo保持不變，即保存采樣結(jié)果。

3.3 軟件編程控制

等效采樣的軟件控制實(shí)際上是指對(duì)采樣時(shí)刻的控制和對(duì)外同采樣保持電路時(shí)序的控制，該控制可以在FPGA內(nèi)部編程實(shí)現(xiàn)，對(duì)應(yīng)的實(shí)現(xiàn)模塊如圖6所示，主要由兩部分組成。其一為數(shù)字鎖相環(huán)(PLL)，用于產(chǎn)生頻率足夠高的脈沖信號(hào)。由于采樣率與△t有關(guān)，因此將原來(lái)FPGA自帶的40 MHz時(shí)鐘信號(hào)送入數(shù)字鎖相環(huán)使之5倍頻，進(jìn)而提高至200 MHz。其二為控制模塊，采用同步開(kāi)啟異步復(fù)位的編程思想。它有兩個(gè)時(shí)鐘輸入端：clkce2是被測(cè)信號(hào)經(jīng)整形電路后的脈沖信號(hào)，該信號(hào)為同步信號(hào)，也為觸發(fā)源。每次采樣都由該信號(hào)觸發(fā)開(kāi)始計(jì)數(shù);clk_200是數(shù)字鎖相環(huán)產(chǎn)生的高頻采樣脈沖，計(jì)數(shù)開(kāi)始后內(nèi)部計(jì)數(shù)器對(duì)clk_200計(jì)數(shù)，當(dāng)計(jì)數(shù)到m后(即m△t時(shí)間)，計(jì)數(shù)完畢，馬上控制采樣保持電路進(jìn)入保持狀態(tài)，然后在經(jīng)過(guò)若干個(gè)clk_200時(shí)鐘周期后(為了使信號(hào)完全進(jìn)入保持狀態(tài)電平達(dá)到穩(wěn)定)，采樣該數(shù)據(jù)點(diǎn)(每一數(shù)據(jù)點(diǎn)代表一個(gè)相位的數(shù)據(jù)值)。若每一個(gè)采樣周期需要采樣256個(gè)點(diǎn)，則最大延時(shí)為256△t=256/200=1.28μs，而被測(cè)信號(hào)為10 MHz，其周期為0.1μs，所以兩采樣點(diǎn)之間至少要間隔13個(gè)周期。

4 結(jié)束語(yǔ)

采用傳統(tǒng)的實(shí)時(shí)采樣方法可對(duì)頻率低于1 MHz的信號(hào)進(jìn)行采樣，而對(duì)于頻率較高的信號(hào)，則介紹的基于FPGA的等效采樣技術(shù)，能使得TLC5510對(duì)高頻信號(hào)采樣，TLC5510應(yīng)用更加廣泛。