基于CPLD的多DSP及FPGA遠(yuǎn)程加載設(shè)計
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對Stratix系列的FPGA而言，加載過程相對復(fù)雜，實現(xiàn)起來比較困難，因為FPGA在加載過程中不僅要滿足時序控制，而且加載的數(shù)據(jù)內(nèi)部還含有一定的器件信息，需要滿足消息格式和CRC校驗才能順利完成加載。而器件信息和CRC校驗方程用戶是無法得到的，因此只能采用Alte ra公司設(shè)計的MAXⅡ系列CPLD來完成加載過程。這款CPLD內(nèi)部自帶一個并行加載模塊(PARALLEL FLASHLOADER)，此模塊對FPCA有專用加載接口，內(nèi)部嵌入了FPGA的加載控制時序及器件信息，象一道橋梁將FPCA和通用存儲器無縫連接，但硬件設(shè)計時FPGA必須設(shè)置為被動加載方式，如圖5所示。系統(tǒng)需要對FPGA程序重構(gòu)時，只需通過邏輯啟動CPLD的PFL模塊，PFL模塊從通用存儲器中讀取配置數(shù)據(jù)，并且將配置數(shù)據(jù)進(jìn)行格式轉(zhuǎn)換打包、CRC校驗后按照FPGA的加載時序?qū)懭隖PGA內(nèi)部，然后上拉配置完成標(biāo)志位來啟動新程序運行，實現(xiàn)FPGA的功能重構(gòu)。本文引用地址：http://www.ex-cimer.com/article/190244.htm
利用MAXⅡ系列CPLD不僅可以實現(xiàn)單個FPGA程序的加載，也可以根據(jù)實際應(yīng)用需求通過硬件擴展以及在CPLD中增加澤碼控制邏輯實現(xiàn)多個FPCA的加載。滿足系統(tǒng)復(fù)雜的使用要求。
3 結(jié)束語
本設(shè)計采用MAXⅡ系列CPLD作為數(shù)字處理模塊的主控芯片，來實現(xiàn)整個模塊工作狀態(tài)檢測、時序管理以及多個DSP芯片和FPGA芯片的程序更新升級和加載，充分利用MAXⅡ系列CLPD芯片的硬件資源、合理調(diào)用內(nèi)嵌加載邏輯模塊，有效規(guī)避FPGA芯片與通用Flash芯片接口不匹配帶來的設(shè)計缺陷，簡化了FPGA芯片程序加載復(fù)雜度。不僅可以遠(yuǎn)程控制更新重構(gòu)，還可實現(xiàn)動態(tài)重構(gòu)，這都給處理器芯片以及FPGA芯片的加載方式和應(yīng)用提出了更高的要求。
本模塊已經(jīng)隨某通信終端完成了試飛鑒定測試，模塊各項指標(biāo)優(yōu)異、遠(yuǎn)程更新、重構(gòu)功能穩(wěn)定可靠，均達(dá)到了設(shè)計要求。實現(xiàn)了系統(tǒng)模塊通用化，波形功能多樣化，使用維護智能化的設(shè)計要求。
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