基于FPGA的DDS IP核設(shè)計

摘要：以Altera公司的QuartusⅡ7．2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal TapⅡ嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核NiosII，構(gòu)成可編程片上系統(tǒng)(SOPC)，利用極少的硬件資源實現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用SOPC技術(shù)，在一片FPGA芯片上實現(xiàn)了整個信號源的硬件開發(fā)平臺，達到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
關(guān)鍵詞：直接數(shù)字頻率合成；現(xiàn)場可編程門陣列；Nios II；可編程片上系統(tǒng)

SOPC(System on a Programmable Chip，片上可編程系統(tǒng))是Altera公司提出的一種靈活、高效的SOC解決方案。它將處理器、存儲器、I／O接口、LVDS、CDR等系統(tǒng)設(shè)計需要的功能模塊集成到一個可編程邏輯器件上，構(gòu)建一個可編程的片上系統(tǒng)。它具有靈活的設(shè)計方式，軟硬件可裁減、可擴充、可升級，并具備軟硬件在系統(tǒng)可編程的功能。SOPC的核心器件FPGA已經(jīng)發(fā)展成一種實用技術(shù)，讓系統(tǒng)設(shè)計者把開發(fā)新產(chǎn)品的時間和風險降到最小。最重要的是，具有現(xiàn)場可編程性的FPGA延長了產(chǎn)品在市場的存在時間，從而減小了被新一代同類產(chǎn)品淘汰的威脅。本文以全數(shù)字頻率合成技術(shù)——直接數(shù)字頻率合成技術(shù)(DDS)為理論依據(jù)，利用先進的片上可編程技術(shù)在一塊FPGA芯片上實現(xiàn)了DDS IP核功能，并將該DDS IP核與Nios II處理器核以及其它外設(shè)封裝到一起，做成一個片上系統(tǒng)，大大簡化了電路的設(shè)計難度。

1 DDS的基本原理
DDS(直接數(shù)字頻率合成)是把一系列數(shù)字形式的信號通過DAC轉(zhuǎn)換成模擬量形式的信號的合成技術(shù)。圖1是DDS的原理框圖。

圖中參考時鐘由一個高穩(wěn)定的晶體振蕩器產(chǎn)生，來同步整個頻率合成器的各個組成部分。相位累加器包含一個加法器和一個相位寄存器，每來一個時鐘脈沖，加法器就將頻率控制字與相位寄存器中的數(shù)據(jù)相加。相位寄存器可以將加法器在上一個時鐘作用后產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，使加法器在下一個時鐘的作用下繼續(xù)將相位數(shù)據(jù)與頻率控制字相加。這樣，相位累加器在參考時鐘的作用下進行線性相位累加。當相位累加器達到上限時，就會產(chǎn)生一次溢出，完成一個周期性的動作，這個周期就是合成信號的一個周期，累加器的溢出頻率也就是DDS的合成信號頻率。相位控制字用來設(shè)定相位累加器初始時刻的相位值，相位累加器運行過程中并不參與加法運算。
在參考時鐘的控制下，相位累加器受頻率控制字控制輸出相位數(shù)據(jù)，用相位累加器輸出的相位數(shù)據(jù)作為相位／振幅變轉(zhuǎn)換電路的地址對其進行查找。相位／振幅轉(zhuǎn)換電路將相位累加器的相位信息映射成數(shù)字振幅信息，將數(shù)字振幅數(shù)據(jù)再經(jīng)過D／A轉(zhuǎn)換器得到相應的階梯波，最后經(jīng)低通濾波器對階梯波進行平滑處理，即可得到由頻率控制字決定的連續(xù)變化的輸出波形。

2 DDS IP核的設(shè)計
根據(jù)DDS的基本理論，將DDS IP核分為相位累加模塊、DDS控制模塊、波形選擇模塊、波形LPM_ROM模塊。
2．1 相位累加器模塊的設(shè)計
相位累加器是DDS IP核設(shè)計的關(guān)鍵，它決定著頻率的范圍和分辨率，本設(shè)計采用的32位的二進制累加器，取累加器的高十位作為查表(相幅轉(zhuǎn)換電路)的地址值。為提高系統(tǒng)的速率，在累加器的設(shè)計中采用了7級流水線技術(shù)。其中采用Verilog HDL描述的第一級流水線實現(xiàn)的關(guān)鍵代碼如下：

類似，可完成其余流水線的設(shè)計。
2．2 DDS控制模塊設(shè)計
為將設(shè)計的DDS IP能夠集成到SOPC系統(tǒng)中，本設(shè)計在DDS IP的控制模塊定義了兩個32位的寄存器，如圖2所示。一個是頻率控制字寄存器，用來保存上位機軟件發(fā)來的頻率控制字；另一個寄存器用來保存相位控制字和波形選擇位，其中低2位D1、D0用于波形選擇，D2到D11用于保存相位控制字，其余高位保留未用。

2．3 波形存儲器ROM的設(shè)計
該模塊完成相位／振幅轉(zhuǎn)換電路的功能。在本設(shè)計中，要求DDS IP能輸出正弦波、方波，三角波、鋸齒波?？梢杂肍PGA內(nèi)部的LPM_ROM模塊制作4張ROM表，分別存儲4個波形的數(shù)據(jù)。實際上，由于方波和三角波是實現(xiàn)算法相對簡單，為了節(jié)省資源，本系統(tǒng)直接用Verilog HDL描述其功能。實現(xiàn)產(chǎn)生方波信號的關(guān)鍵代碼如下：

正弦波、鋸齒波的產(chǎn)生是利用FPGA的LPM_ROM模塊來實現(xiàn)。為了對ROM模塊內(nèi)的數(shù)據(jù)進行加載，首先應建立相應的*．mif(Memory Initial File)文件。它可以用C語言編寫源程序，得到對應波形的數(shù)據(jù)，生成*．mif文件，如生成正弦波形數(shù)據(jù)的C語言程序如下：

然后在Quartus II里新建．mif文件，把用命令字符生成的．mif文件的內(nèi)容粘貼到Quartus II里新建的存儲器初值設(shè)定(．mif)文件里面，如圖3所示。再用Quartus II軟件定制LPM_ROM，并加載剛才建立的．mif波形文件初始化ROM。

2．4 波形選擇模塊的設(shè)計
該模塊根據(jù)DDS控制模塊的輸出控制信號決定選擇哪一種波形輸出，關(guān)鍵代碼如下。



2．5 DDS頂層設(shè)計
頂層設(shè)計將前面實現(xiàn)的各功能模塊作為底層元件例化調(diào)用，完成整個DDS IP核設(shè)計。對DDS IP核進行驗證后，利用SOPC Builder的組件編輯器對其進行自定義組件的開發(fā)，為后續(xù)SOPC硬件系統(tǒng)的搭建奠定基礎(chǔ)。
2．6 DDS IP的仿真測試及自定義組件的生成
Altera公司的Quartus II軟件具有嵌入式邏輯分析儀SignalTap II，它提供了一種對器件進行實時測試的手段。SignalTapII嵌入式邏輯分析儀可以隨設(shè)計文件一起下載到目標芯片中，用以捕捉目標芯片中設(shè)計者感興趣的信號節(jié)點處的信息，而不影響芯片的正常工作。
SignalTapII將測得的樣本信號暫存于目標器件的片內(nèi)RAM中，然后通過器件的JTAG端口和編程線將采得的信息傳出，送入計算機進行分析。圖4是采用SignalTapII嵌入式邏輯分析儀的仿真測試結(jié)果。

由于SOPC的開發(fā)是以組件(IP核)為基礎(chǔ)的，為了將前面設(shè)計的DDS IP核掛到Avalon總線上，將其封裝成為SOPCBuilder自定義的組件，如圖5所示。這樣，在SOPC硬件系統(tǒng)開發(fā)中，DDS IP就如同SOPC Builder里的標準組件一樣，可以被集成到具體的應用系統(tǒng)中。
2．7 SOPC硬件系統(tǒng)配置
在SOPC硬件系統(tǒng)的開發(fā)中，除了集成前面設(shè)計的DDSIP外，還集成了諸多SOPC Builder組件庫中的標準組件，主要有Nios II CPU、UAR T、JTAG UART、定時器、Avalon三態(tài)總線橋、片上存儲器、片外存儲器、PIO、SDRAM控制器、FLASH控制器等，如圖6所示。

3 結(jié)論
論文以直接數(shù)字頻率合成技術(shù)為理論依據(jù)，開發(fā)了DDSIP核，搭建了基于SOPC技術(shù)的信號發(fā)生器硬件系統(tǒng)，通過改變LPM_ROM模塊中的波形數(shù)據(jù)，可以實現(xiàn)任意波形信號的產(chǎn)生。系統(tǒng)除了數(shù)／模轉(zhuǎn)換部分外，其它部分都是在FPGA內(nèi)部完成，具有實現(xiàn)容易、方便，減小了PCB設(shè)計的復雜度以及開發(fā)難度，縮短了開發(fā)周期等優(yōu)點，同時，系統(tǒng)還具有很大的伸縮性，系統(tǒng)集成度高，屬于SOC的范疇，符合技術(shù)發(fā)展潮流。