PCB板電磁兼容設(shè)計(jì)關(guān)鍵良好的時(shí)鐘電路設(shè)計(jì)方案

2.2 時(shí)鐘頻率對輻射的影響

假設(shè)有2個(gè)時(shí)鐘信號，幅度都為1 V，上升時(shí)間都為3.33 ns，重復(fù)頻率為30 MHz和90 MHz，根據(jù)上面的傅里葉變換可以得到2個(gè)時(shí)鐘信號的頻譜分布，如圖2和圖3所示。

2.3 時(shí)鐘頻譜的比較

從圖1可以看出，時(shí)鐘諧波干擾尤其是高次諧波干擾的強(qiáng)度會(huì)隨著上升和下降時(shí)間的降低而大大加強(qiáng)，2 ns上升時(shí)問的時(shí)鐘的高次諧波比4 ns上升時(shí)間的對應(yīng)諧波高出1～2倍。

當(dāng)上升下降時(shí)間相同時(shí)，周期T(或者基頻f)的高低對時(shí)鐘產(chǎn)生的高次諧波干擾的影響非常大，圖2和圖3分別是重復(fù)頻率30MHz和90MHz，上升時(shí)間都為3.33 ns，幅度為1 V的梯形時(shí)鐘波諧波干擾的大小。從圖中可以看出，2種時(shí)鐘在270 MHz的諧波干擾，90 MHz時(shí)鐘在270 MHz(3次諧波)的諧波干擾比30 MHz時(shí)鐘在270 MHz(9次諧波)的諧波干擾高出15 dB左右;再比較90 MHz時(shí)鐘在810 MHz(9次諧波)的諧波干擾比30MHz時(shí)鐘在810 MHz(27次諧波)的諧波干擾高出12 dB左右。

因此在進(jìn)行時(shí)鐘系統(tǒng)設(shè)計(jì)時(shí)，在條件允許的情況下優(yōu)先選用較低的時(shí)鐘頻率，比如在設(shè)計(jì)以太網(wǎng)的PHY芯片時(shí)既有采用125 MHz外部時(shí)鐘的也有采用25 MHz外部時(shí)鐘的，如果在其他技術(shù)條件允許應(yīng)優(yōu)先選用外部時(shí)鐘為25 MHz的芯片，而且在各方面技術(shù)條件都滿足的情況下優(yōu)先選擇上升和下降時(shí)間比較長的時(shí)鐘或者時(shí)鐘驅(qū)動(dòng)電路。

3 時(shí)鐘電路的電磁兼容設(shè)計(jì)

在PCB板上實(shí)現(xiàn)時(shí)鐘電路的電磁兼容設(shè)計(jì)主要從下面的幾個(gè)方面來考慮：時(shí)鐘晶振及其驅(qū)動(dòng)器的電源處理;在PCB板上晶振及其驅(qū)動(dòng)器的下面做局部的覆銅處理;時(shí)鐘信號線的布線;時(shí)鐘信號的端接和濾波等。

3.1 電源設(shè)計(jì)

當(dāng)時(shí)鐘電路的輸出同時(shí)發(fā)生狀態(tài)變換時(shí)，會(huì)對電源系統(tǒng)產(chǎn)生較大的瞬態(tài)電流，或灌電流，為了避免時(shí)鐘芯片對單板電源系統(tǒng)的沖擊，抑制單板電源的電磁干擾，就需要對時(shí)鐘電源部分進(jìn)行濾波和隔離設(shè)計(jì)。其設(shè)計(jì)原理圖如圖4所示。

3.2 鋪銅及布線設(shè)計(jì)

晶體振蕩器內(nèi)部的電路會(huì)產(chǎn)生射頻電流，如果晶體是金屬外殼封裝的，直流電源腳是直流電壓參考和晶體內(nèi)部射頻電流回路參考的依據(jù)。不同的晶體(CMOS，TTL，ECL等)內(nèi)部產(chǎn)生的射頻電流對金屬外殼的輻射大小不同，如果晶體金屬外殼不與大的地平面連接，則不能將晶體金屬外殼上大的瞬態(tài)電流瀉放到地平面上。