PROTEL原理圖常見錯(cuò)誤
(1)ERC報(bào)告管腳沒有接入信號:
a. 創(chuàng)建封裝時(shí)給管腳定義了I/O屬性;
b.創(chuàng)建元件或放置元件時(shí)修改了不一致的grid屬性,管腳與線沒有連上;
c. 創(chuàng)建元件時(shí)pin方向反向,必須非pin name端連線。
(2)元件跑到圖紙界外:沒有在元件庫圖表紙中心創(chuàng)建元件。
(3)創(chuàng)建的工程文件網(wǎng)絡(luò)表只能部分調(diào)入pcb:生成netlist時(shí)沒有選擇為global。
(4)當(dāng)使用自己創(chuàng)建的多部分組成的元件時(shí),千萬不要使用annotate.
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