一種通用的FPGA位元電路
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2 反熔絲位元電路的寫入過程
如圖1所示，每個反熔絲存儲結構包括兩個反熔絲C1、C2，高壓管M1、M2以及一個起編程控制作用的或非門。反熔絲采用MOS管做電容，利用柵氧擊穿來熔通。或非門的兩端分別接在行譯碼(WL)和列譯碼(BL)上，當反熔絲存儲結構工作在編程模式的時候，WL、BL端同時輸入低電平，通過或非門輸出高電平，使高壓管M1處于開啟狀態(tài)，這樣就使反熔絲電容的一端接地；同時PRG_OEM端接低電平關斷，以保護后面的普通管不受編程高壓的影響。
此時在PRG_VDD端加編程高壓(0．35μm工藝為15V)，PRG_GND端加低壓信號，則C1兩端由于電壓差很大(15V)，被燒斷，C2兩端的電壓相同，仍保持原來的狀態(tài)，稱處于該狀態(tài)的反熔絲存儲結構為狀態(tài)一，如圖2所示。相反的，當PRG_VDD端加低電壓，PRG_GND端加編程高電壓時，C2兩端電壓差達到15V，被燒斷，C1兩端電壓基本相同，保持原來的狀態(tài)，我們稱處于該狀態(tài)的反熔絲存儲結構為狀態(tài)二，如圖2所示。本文引用地址：http://www.ex-cimer.com/article/190440.htm
編程完成后，使或非門輸入端的WL、BL信號都為高電平，M1處于關斷狀態(tài)，PRG_OEM端接高電平，M2管打開，這時電路可以簡化為圖2。狀態(tài)一中，當PRG_VDD加電源電壓(一般為5V)，data輸出高電平1，即狀態(tài)一可以存儲1；狀態(tài)二中，當PRG_GND加低電壓，data輸出低電平，即狀態(tài)二可以存儲0。
在該反熔絲存儲單元中使用兩個電容而不用一個的原因是：如果只采用一個反熔絲，當存儲0時，其一定不能加高壓編程，即反熔絲不能被燒斷，這就會出現M3管的柵極的電平不能確定的情況發(fā)生。
3 反熔絲位元電路的讀出過程
圖2所示是編程后的反熔絲位元電路，當反熔絲位元電路工作在讀取狀態(tài)時，PRG_VDD接高電平(電源電壓，一般為5V)，PRG_GND接低電平此時，狀態(tài)一(即存儲1狀態(tài))中，由于C1原來的位置已經被燒斷而變成了一個電阻，所以data輸出1，M3管的柵極上而處于高電平狀態(tài)，M3被導通，X和Y連在了一起。在狀態(tài)二(即存儲0狀態(tài))中，由于C2被燒斷而變成了一個電阻，但是高電平卻由于C1的阻擋而不能向下傳輸，因此data輸出0，M3的柵極處于低電平狀態(tài)，M3管關斷，X和Y沒有連在一起。
此反熔絲位元電路具有普遍性，對于日前市場上的反熔絲型FPGA結構基本都可以適用。圖2中M3開關管的存存，是為了使下而敘述的基丁LB結構的FPGA容易布線，在必要的時候可以省略。
4 應用實例
在圖3的FPGA電路中，LB采用Actel熔絲型FPGA中采用的邏輯單元，空心圓圈和實心圓圈均代表一個圖1所示的反熔絲位元電路，由LB引出的長縱線是將LB上半部分六個反熔絲位元電路中的Y端和下半部分六個反熔絲位元電路中的Y端連接在一起，引線標號為0-11的橫線是將反熔絲位元電路的X端連在一起。由外部IO引出的短縱線是為了讓外接邏輯信號進入指定模塊。引線標號為3—8的橫線上沒有縱線連接的反熔絲位元電路(實心圓圈代表的反熔絲位元電路)，足為了讓左右兩面的反熔絲位元咀路的X端連接在一起的，當其燒通后，其左右兩端的反熔絲變連接在一起了，此種位元電路一般稱為可編程分離開關?？删幊涕_關的存在可以減少橫線數量，優(yōu)化布線最后剩下的標有VCC或CLK或CND的橫線，處于這幾行上面的反熔絲位元電路，是為反熔絲位元電路提供讀取時的電平。
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