賽靈思推出 Vivado 設(shè)計(jì)套件工程師觀點(diǎn)

–Yasuo Yamamoto，IP 平臺(tái)業(yè)務(wù)部負(fù)責(zé)人

OmniTek 公司，賽靈思聯(lián)盟計(jì)劃認(rèn)證成員

“我們參加了針對(duì) Vivado 設(shè)計(jì)套件的合作伙伴培訓(xùn)活動(dòng)，新產(chǎn)品給我們留下了深刻的印象。我們認(rèn)為 IP-XACT、SDC 和 AMBA AXI4 等業(yè)界標(biāo)準(zhǔn)的采用對(duì)大型 28nm 器件所需的FPGA IP 的推廣而言非常重要。Vivado IP 集成器和 IP 打包器工具進(jìn)一步縮短了 IP 開(kāi)發(fā)和集成所需的設(shè)計(jì)時(shí)間。”

–Roger Fawcett，董事總經(jīng)理

4DSP 公司，賽靈思聯(lián)盟計(jì)劃成員

“Vivado 設(shè)計(jì)套件將靈活性和高性能整合在一起。項(xiàng)目的創(chuàng)建非常方便，結(jié)合直接簡(jiǎn)單的設(shè)計(jì)流程，有助于我們快速高效地滿足設(shè)計(jì)要求。AMBA AXI4 接口所具有的通用特性，使我們可以非常輕松地將現(xiàn)有的 IP 和參照設(shè)計(jì)向最新的 7 系列產(chǎn)品移植。”

–Justin Braun，F(xiàn)PGA 設(shè)計(jì)經(jīng)理

Blue Pearl Software 公司，賽靈思聯(lián)盟計(jì)劃成員

“我們的 Blue Pearl 軟件套件能夠與賽靈思 Vivado 設(shè)計(jì)套件在 Windows 平臺(tái)上實(shí)現(xiàn)無(wú)縫協(xié)作運(yùn)行。我們的 RTL 分析解決方案包括 linting、時(shí)鐘域交錯(cuò) (CDC) 和 Synopsys 設(shè)計(jì)約束 (SDC) 自動(dòng)生成等。我們可以利用 SDC 自動(dòng)完成 FPGA設(shè)計(jì)實(shí)現(xiàn)過(guò)程中的合成與布局布線步驟?？蛻舯硎荆覀兊能浖p少了重復(fù)設(shè)計(jì)次數(shù)，縮短了整體設(shè)計(jì)時(shí)間，而且，我們的 Visual Verification Environment™ 對(duì)任何水平的 FPGA 設(shè)計(jì)人員來(lái)說(shuō)都非常易于使用。”

–Shakeel Jeeawoody，產(chǎn)品市場(chǎng)營(yíng)銷總監(jiān)

CAST 公司，賽靈思聯(lián)盟計(jì)劃成員

“AMBA AXI4 標(biāo)準(zhǔn)互連與 IP-XACT 封裝標(biāo)準(zhǔn)是我們不斷演進(jìn)的應(yīng)用目標(biāo)的重大發(fā)展，不但可簡(jiǎn)化 CAST 核的集成，而且還可提升 CAST 客戶的整體 IP 體驗(yàn)。全新 Vivado 設(shè)計(jì)套件具有集成型數(shù)據(jù)庫(kù)、更出色的腳本控制以及其它生產(chǎn)力輔助技術(shù)，將大幅縮短我們提供這些優(yōu)勢(shì)所需的時(shí)間，特別是與我們提供的 50 多種賽靈思內(nèi)核相配合時(shí)效果更加明顯。”

–Nick Sgoupis，高級(jí)首席工程師

Great River Technology 公司，賽靈思聯(lián)盟計(jì)劃成員

“我們知道 Vivado IP 封裝器極高的性能價(jià)值可幫助我們便捷地在 Vivado 可擴(kuò)展 IP 目錄中添加 ARINC 818 IP。我們非常感謝購(gòu)買(mǎi)我們 IP 庫(kù)用于任務(wù)關(guān)鍵型與高性能數(shù)字視頻應(yīng)用的客戶，他們現(xiàn)在可在其整個(gè)機(jī)構(gòu)中部署 IP，獲得簡(jiǎn)單易用與高度一致性的優(yōu)勢(shì)。”

–Mukul Gadde，設(shè)計(jì)工程師

IntoPix 公司，賽靈思聯(lián)盟計(jì)劃成員

“Vivado 設(shè)計(jì)套件帶來(lái)的更高性能可幫助我們以更快速度在全系列賽靈思產(chǎn)品中確認(rèn) IP 核的反復(fù)更新。Vivado 工具縮短了運(yùn)行時(shí)間，我們不但可同步運(yùn)行相同 IP 的多個(gè)實(shí)現(xiàn)方案，而且還可確認(rèn)任何 IP 核的輕度升級(jí)。”

–Katty Van Mele，業(yè)務(wù)開(kāi)發(fā)總監(jiān)

National Instruments 公司，賽靈思聯(lián)盟計(jì)劃成員

“我們對(duì)最新 Vivado 設(shè)計(jì)套件功能深感振奮。Tcl 接口有助于我們查詢?cè)O(shè)計(jì)，生成定制報(bào)告。賽靈思設(shè)計(jì)約束支持改進(jìn)了對(duì)源同步接口的支持，可加強(qiáng)靜態(tài)時(shí)序分析?？吹轿覀兊某跏荚O(shè)計(jì)方案大幅縮短了編譯時(shí)間我們也感到非常高興。”

–Omid Sojoodi，LabVIEW FPGA 與實(shí)時(shí)總監(jiān)

PLDA，賽靈思聯(lián)盟計(jì)劃成員

“PLDA 是 FPGA PCI、USB 以及 TCP/IP IP 的業(yè)界領(lǐng)先公司，擁有廣泛的客戶群。我們看到Vivado IP 封裝器具有極高的性能價(jià)值，可以便捷把我們深受歡迎的 IP添加到 Vivado 可擴(kuò)展 IP 目錄之中，從而讓賽靈思的用戶更容易地使用我們的各種產(chǎn)品。購(gòu)買(mǎi)我們 IP 的公司現(xiàn)在可通過(guò)新的途徑將其統(tǒng)一部署在他們的整個(gè)機(jī)構(gòu)中，從而提升客戶的生產(chǎn)力與產(chǎn)品質(zhì)量。”

–Stephane Hauradou，首席技術(shù)官

Synopsys 公司，賽靈思聯(lián)盟計(jì)劃成員

“我們同賽靈思密切合作，優(yōu)化我們的 Synplify® 綜合產(chǎn)品，以實(shí)現(xiàn)與 Vivado 設(shè)計(jì)套件的配合使用。Vivado 工具與 Synplify Premier 結(jié)合后，實(shí)現(xiàn) FPGA 與 FPGA 原型的設(shè)計(jì)人員將可獲得完整高效 FPGA 設(shè)計(jì)流程的優(yōu)勢(shì)，以顯著縮短的設(shè)計(jì)周期實(shí)現(xiàn)最高質(zhì)量的績(jī)效成果。”

–John Koeter，IP 市場(chǎng)營(yíng)銷副總裁

Atrenta 公司，賽靈思聯(lián)盟計(jì)劃成員

“隨著行業(yè)在生產(chǎn)設(shè)計(jì)中將更多采用 FPGA，Atrenta 與賽靈思的合作，將為我們集中精力在 SpyGlass 與 Vivado 設(shè)計(jì)套件之間實(shí)現(xiàn)互操作性提供良好的機(jī)遇，同時(shí)也可為 FPGA 設(shè)計(jì)人員帶來(lái)一種新的工作方法。在使用 RTL linting、跨時(shí)鐘域 (CDC) 以及 ASIC 設(shè)計(jì)時(shí)序限制領(lǐng)域公認(rèn)的業(yè)界領(lǐng)先平臺(tái) Atrenta SpyGlass 時(shí)，最新 Vivado 設(shè)計(jì)套件將為采用賽靈思業(yè)界領(lǐng)先 FPGA 器件的客戶帶來(lái)與 ASIC 設(shè)計(jì)人員希望從 Atrenta 獲得的相同的‘SpyGlass Clean’RTL 生產(chǎn)力優(yōu)勢(shì)。”

–Piyush Sancheti，高級(jí)業(yè)務(wù)開(kāi)發(fā)總監(jiān)