基于MCU/FPGA的多功能正弦信號發(fā)生器的設(shè)計(jì)
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3 電路調(diào)試及仿真
電路調(diào)試采用計(jì)算機(jī)仿真和硬件調(diào)試相結(jié)合的方式，以QuartusII 5.0為設(shè)計(jì)環(huán)境，用Verilog HDL硬件描述語言編程，完成各個(gè)功能模塊的設(shè)計(jì)，并對設(shè)計(jì)好的各個(gè)模塊進(jìn)行仿真測試，再將各個(gè)模塊相互連接。分配好FPGA的各個(gè)引腳后，對文件編譯并將生成文件下載到FPGA中，完成設(shè)計(jì)。
3.1 軟件仿真
在FPGA內(nèi)編譯后，仿真時(shí)序如圖3所示。
②2ASK波形記錄如圖7所示。
③2FSK波形記錄如圖8所示。
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